■後藤ごとう弘ひろし茂しげるのWeekly海外かいがいニュース■ AMDの次つぎのサーバープラットフォーム「Maranello」

●DDR3メモリの成熟せいじゅくに合あわせてプラットフォーム計画けいかくを変更へんこう

　AMDは、2010年ねんに12コアのハイエンドサーバー向むけCPU「Magny-Cours(マニクール)」を投入とうにゅうする。Magny-Coursは、AMDが「Direct Connect Module」と呼よぶMCM(Multi-Chip Module)技術ぎじゅつを使つかい、2個この6コアCPU「Sao Paulo(サンパウロ)」を1つのパッケージに封ふうじ止とめする。Magny-Cours世代せだいからは、CPUソケットも「Socket G34」になり、4リンクのHyperTransport 3.0とネイティブDDR3インターフェイスがサポートされる。

　前回ぜんかいのニュースで伝つたえた通とおり、AMDはサーバーロードマップを大おおきく変更へんこうした。Magny-Coursの投入とうにゅうで、AMDが2010年ねんに予定よていしていた、ネイティブ8コアのサーバーCPU「Sandtiger(サンドタイガー)」は、後うしろにずれ込こんだ。Intelと同様どうように、4コアと8コアの間あいだにネイティブ6コアCPUを持もって来くる計画けいかくとなった。

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　Intelの6コアCPU「Dunnington(ダニングトン)」は今年ことし(2008年ねん)後半こうはんなので、来年らいねん(2009年ねん)後半こうはんのAMDの6コアCPU「Istanbul(イスタンブール)」は1年ねん遅おくれることになる。しかし、日本にっぽんAMDは「Intelの6コアは当初とうしょはMP(Multi-Processor)向むけだけで、競合きょうごうしない部分ぶぶんも多おおい」と説明せつめいする。もっとも、Intelは2009年ねん末まつから2010年ねんにかけて、DP(Dual-Processor)以下いかの市場いちばにも32nmプロセスの6コア「Westmere(ウエストミア)」を投入とうにゅうすると見みられている。

　日本にっぽんAMDによると、ネイティブ8コアのSandtigerの計画けいかくはキャンセルになったわけではなく、3年ねんのロードマップからは見みえなくなっただけだという。Sandtigerからは、CPUコアのマイクロアーキテクチャが一新いっしんされ「Bulldozer(ブルドーザ)」コアになる。オリジナルプランのSandtigerは45nm製品せいひんだったが、新しんプランでは32nmになると見みられる。

　そのため、マイクロアーキテクチャ自体じたいはSao Paulo/Magny-Coursまで、現行げんこうのK10(Barcelona)コアが継承けいしょうされる。ただし、多少たしょうの拡張かくちょうは行おこなわれるほか、Sao Paulo/Magny-Coursではキャッシュスヌープをフィルタする「Probe Filter」が実装じっそうされる。Probe Filterでは、マルチプロセッサシステムで、各かくプロセッサのキャッシュのタグ内容ないようをコピーして持もつと思おもわれる。従来じゅうらいのIntel CPUなどの構成こうせいでは、フィルタはCPUのハブとなるチップセット側がわに実装じっそうした。しかし、プロセッサをダイレクトコネクトする場合ばあいには、タグを各かくプロセッサにコピーしなければならない。どういった実装じっそうになるのか、まだわからない。

　今回こんかいのロードマップ変更へんこうで、Bulldozerから実装じっそうされる新しん命令めいれい拡張かくちょう「SSE5」も2011年ねん以降いこうにずれ込こんだ。Intelは同どう時期じきのCPU「Sandy Bridge(サンディブリッジ)」に実装じっそうする新しん命令めいれい拡張かくちょう「AVX」で256-bit長ちょうのSIMDをサポートする。AMDが、Bulldozerを遅おくらせたことで、同様どうようの拡張かくちょうを実装じっそうして来くるかどうかが注目ちゅうもくされる。

　ただし、日本にっぽんAMDは、今回こんかいのロードマップ変更へんこうは、Bulldozerの開発かいはつが問題もんだいになったわけではなく、DDR3プラットフォームがどの時点じてんで成熟せいじゅくするか、その移行いこう時期じきを見極みきわめたことによる変更へんこうだという。DDR3のサポートは、オリジナルプランでは2009年ねん前半ぜんはんに導入どうにゅうする予定よていたった「Montreal(モントリオール)」からだったが、現在げんざいは2010年ねん前半ぜんはんのSao PauloとMagny-Coursからとなっている。DDR3プラットフォームを1年ねんずらしたことになる。ただし、DRAMベンダーは2009年ねんに焦点しょうてんを合あわせてDDR3メモリの準備じゅんびを進すすめている。

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●キャンセルとなったG3MXメモリバッファチップ

　サーバーでのDDR3は、メモリ搭載とうさい量りょうをいかに確保かくほするかが重要じゅうような課題かだいとなっている。DDR3では、RDIMMであっても4 Rank DIMMで1チャネル2DIMMまでに制限せいげんされるからだ。1チャネル当あたりに接続せつぞくできるDIMM枚数まいすうが制約せいやくされるため、メモリ搭載とうさい量りょうが重要じゅうようとなる上位じょういのサーバーではメモリチャネル数すうを増ふやす必要ひつようがある。また、1個いっこのCPUに搭載とうさいされるCPUコア数すうが急きゅうピッチに増ふえて行いくため、CPUパフォーマンスの向上こうじょうに見合みあった、メモリ帯域たいいきの拡張かくちょうも要求ようきゅうされている。

　こうした問題もんだいに対たいするため、AMDは、Montrealで採用さいようする「Socket G3」で、メモリシステムの大おおきな変更へんこうを予定よていしていた。Socket G3では、ネイティブDDR3とともにメモリバッファ「G3MX(G3 Memory Extender)」をサポートする予定よていだった。

　Socket G3 CPUでは、ネイティブDDR3時じにはデュアルチャネルインターフェイスだが、G3MXによって4チャネルのメモリサポートが可能かのうとなるとされていた。また、昨秋さくしゅうに当時とうじAMDのCTOだったPhil Hester(フィル・へスター)氏しにインタビューした際さいには、各かくチャネルに2個このG3MXチップを接続せつぞくすることで、最大さいだい8チャネルの構成こうせいが可能かのうだと説明せつめいされた。

　だが、AMDは新しんロードマップのSocket G34ではG3MXサポートを取とりやめ、DDR3のみのサポートに切きり替かえた。G3MXを取とりやめた理由りゆうについて、日本にっぽんAMDの山野やまの洋幸ひろゆき氏し(マーケティング本部ほんぶプロダクトマーケティング部長ぶちょう)は次つぎのように説明せつめいする。

　「G3MXソリューションは、いったんキャンセルした。DDR3になると(チャネル当あたりのメモリ搭載とうさい量りょうに)制約せいやくがあるため、より多おおくのメモリを積つみたいというニーズがあった。また、よりハイエンドのシステムを構成こうせいをしたいというOEMの要求ようきゅうもあった。そこで、(大だい容量ようりょう構成こうせいと)フレキシブルにシステム対応たいおうできるソリューションとしてG3MXを提案ていあんした。

　しかし、き取きとりしてみると実際じっさいのデマンドは多おおくなかった。今いま持もっているアーキテクチャでカバーできる範囲はんいでDDR3(世代せだい)でも、だいたいのマーケットをカバーできると考かんがえた。確たしかに、もっとたくさんのメモリを搭載とうさいしたいという、顧客こきゃくもあるが、そうしたニーズにはサードパーティのソリューションも出でてくるかもしれない」

　こうした背景はいけいから、AMDは、Socket G3とG3MXを取とりやめ、Socket G34 CPUではネイティブDDR3インターフェイスにした模様もようだ。Socket G34では、Registered DIMM(RDIMM)とUnbuffered DIMM(UDIMM)の両方りょうほうをサポートする。これは、IntelのNehalem(ネハーレン)と同様どうようだ。

●4チャネルのDDR3インターフェイスを搭載とうさいするSocket G34 CPU

　Socket G34 CPUでは、4チャネルのネイティブDDR3インターフェイスを実装じっそうすると言いわれている。Socket G3のデュアルチャネルネイティブDDR3時じと較くらべると、メモリ帯域たいいきと最大さいだいメモリ搭載とうさい量りょうは2倍ばいになる。もともと、Socket G3では、G3MX時じにはメモリインターフェイスをDDR3の2倍ばいの帯域たいいきで稼働かどうさせる仕様しようとなっていた。そのため、スペック上じょうのピークメモリ帯域たいいきはネイティブ4チャネルDDR3と、G3MXベースのDDR3で変かわらないことになる。4チャネルDDR3では、DDR3-800時じに25.6GB/sec、予定よていの最高さいこう転送てんそうレートであるDDR3-1600時じに51.2GB/secの広帯域こうたいいきとなる。

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　Socket G34では、ネイティブ4チャネルDDR3になったことで、ボードベンダはコスト増ぞうとなるバッファチップを使つかわなくても4チャネルのメモリ帯域たいいきとメモリ容量ようりょうが得えられるようになった。メモリレイテンシの面めんでも、バッファチップを使つかう場合ばあいより有利ゆうりとなる。

　また、対たいIntelでは、ネイティブ3チャネルDDR3となるクアッドコアのNehalem(ネハーレン)に対たいして、メモリ帯域たいいきとメモリ容量ようりょうで利点りてんを持もつ。Nehalemは、DRAMインターフェイスを統合とうごうし、3チャネルと広帯域こうたいいきのDDR3インターフェイスを備そなえることで、浮動ふどう小数点しょうすうてん演算えんざんパフォーマンスを飛躍ひやくさせる。それに対抗たいこうするためには、ネイティブ4チャネルDDR3が必要ひつようだと判断はんだんしたとも考かんがえられる。

　ちなみに、Intelの8コアサーバーCPU「Nehalem EX(Beckton:ベックトン)」は4チャネルのFB-DIMM2インターフェイスを備そなえ、メモリバッファチップでDDR3 RDIMMをサポートする。Nehalem EXに対たいしては、メモリバッファチップを使つかわないことで、コストとレイテンシで有利ゆうりにできる可能かのう性せいがある。

　しかし、ネイティブDDR3化かによって犠牲ぎせいになるものもある。メモリソケットの配置はいちのフレキシビリティと、最大さいだい構成こうせい時じのメモリ容量ようりょうだ。インターフェイス幅はばが64-bitと広ひろいネイティブDDR3を4チャネル引ひき出だすことは、配線はいせん上じょう非常ひじょうに難むずかしく、ボードレイアウトも限定げんていされる。Hester氏しが説明せつめいしたような各かくチャネルに2個このG3MXの構成こうせいでは1 CPU当あたり最大さいだい16枚まいのDDR3 DIMMを接続せつぞくできる。Socket G34のネイティブ4チャネルでは、そこまでは実現じつげんできない。ただし、従来じゅうらいと同様どうようにサードパーティがメモリバッファを提供ていきょうすることはできる。

●サーバー向むけチップセットRD890SをSocket G34に導入どうにゅう

　Socket G34プラットフォームには「Maranello(マラネロ)」というコードネームがつけられている。これもF1シリーズで、フェラーリ本社ほんしゃがあるイタリア都市としだ。ちなみにSocket G3プラットフォームは「Piranha(ピラニア)」だった。こちらもF1に由来ゆらいする。

　AMDは、Socket G34プラットフォームをサポートするサーバー向むけチップセットとして「RD890S」と「RD870S」を投入とうにゅうする。AMDは、Opteronではサーバー向むけチップセットはNVIDIAとBroadcomに頼たよっていた。しかし、Socket G34では再ふたたび自社じしゃチップセットで支ささえる態勢たいせいに戻もどす。

　RD890Sの特徴とくちょうは、PCI Express Gen 2.0を多数たすうレーン備そなえることと、I/O仮想かそう化か支援しえんハードウェア「IOMMU(I/O Memory Mapped Unit)」を備そなえること。また、サーバー向むけに高度こうどなRASフィーチャも備そなえる見込みこみだ。IOMMUではI/Oアドレスが物理ぶつりアドレススペースではなく、仮想かそうアドレススペースベースになる。メモリアドレスマッピングのオーバヘッドを減へらすために、RD890Sはかなりの量りょうのキャッシュメモリも内蔵ないぞうすると言いわれている。

　RD890SのPCI Express Gen2のレーン数すうは42。このほか、サウスブリッジチップとの接続せつぞくもPCI Express x4を使つかっているため、厳密げんみつには46レーンのPCI Expressとなる。

RD890S I/O Hub (North Bridge) PDF版ばんはこちら

　RD890Sの各かくPCI Expressレーンは、用途ようとに最適さいてき化かされた5つのPCI Expressインターフェイスコアに分割ぶんかつされている。2つのコアは広帯域こうたいいきのチップ接続せつぞくのために最適さいてき化かされており、そのほかに中ちゅう低てい帯域たいいきのチップ接続せつぞくに最適さいてき化かされたコアが2つ、サウスブリッジチップ接続せつぞくのために最適さいてき化かされたコアが1つある。

　広帯域こうたいいきのチップ接続せつぞくのための2つの「GPP0」コアは、それぞれ16レーンと2エンジンを備そなえる。そのため、それぞれが1基きのx16または2基きのx8の構成こうせいが可能かのうだ。つまり、RD890Sでは、2基きのx16や4基きのx8、あるいは1基きのx16と2基きのx8という、広帯域こうたいいきリンクの構成こうせいを取とることができる。

　中ちゅう低てい帯域たいいきのチップ接続せつぞく向むけのコア「GPP1」は6レーンと数かずは少すくないが、6エンジンを備そなえる。そのため、6基きのx1から1基きのx4と1基きのx2の組くみ合あわせまで、フレキシブルなインターフェイス構成こうせいを取とることができる。中ちゅう低てい帯域たいいきのもう1つのコア「GPP2」は、4レーンでエンジンは1つだけ。基本きほん的てきには1基きのx4のためのコアとなっている。サウスブリッジチップ用ようの「NB/SB」コアも基本きほんは同様どうようで4レーンに1エンジン。x4リンクでサウスブリッジチップと接続せつぞくする。

　RD890SのPCI Expressの構成こうせいは、従来じゅうらいのノースブリッジチップのPCI Expressインターフェイスと、サウスブリッジチップのPCI Expressインターフェイスの両方りょうほうを兼かね備そなえたものとなっている。AMDチップセットのソリューションでは、PCI Express接続せつぞくはノースブリッジに集中しゅうちゅうさせ、サウスブリッジチップ側がわは低速ていそくI/Oだけに限定げんていするようだ。プロセス技術ぎじゅつの進歩しんぽによって、それだけのPCI Expressをノースブリッジ側がわに集あつめることができるようになった。ちなみに、RD890SはTSMCの65nmプロセスで製造せいぞうされるという。

　Socket G34からは、CPU側がわのHyperTransportが4リンクとなる。そのため、4way以上いじょうのマルチプロセッサ構成こうせい時じのメモリホップ数すうを減へらすことが可能かのうだ。また、チップセットを多数たすう搭載とうさいした構成こうせいも容易よういになる。

RD890Sシステム構成こうせい例れい PDF版ばんはこちら

□関連かんれん記事きじ
【5月がつ13日にち】【後藤ごとう】Intelへの対抗たいこうを迫せまられたAMDのサーバーCPUロードマップ
http://pc.watch.impress.co.jp/docs/2008/0513/kaigai439.htm
【5月がつ8日にち】AMD、12コアOpteronなどサーバーロードマップを更新こうしん
http://pc.watch.impress.co.jp/docs/2008/0508/amd.htm
【2007年ねん12月27日にち】【海外かいがい】Bulldozerが後退こうたいしたAMDのロードマップの意味いみ
http://pc.watch.impress.co.jp/docs/2007/1227/kaigai410.htm

□バックナンバー

(2008年ねん5月がつ20日はつか)

[Reported by 後藤ごとう 弘ひろし茂しげる(Hiroshige Goto)]