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DDR5 SDRAM

出典しゅってん: フリー百科ひゃっか事典じてん『ウィキペディア（Wikipedia）』
DDR5 SDRAM
Double Data Rate 5 Synchronous Dynamic Random-Access Memory
Type of RAM
16 GiB DDR5-4800 1.1 V UDIMM
開発元かいはつもと JEDEC
タイプ Synchronous dynamic random-access memory
世代せだい 5th generation
発売はつばい日び 2020年ねん7月がつ14日にち (2020-07-14)[1]
規格きかく
  • DDR5-4400 (PC5-35200)
  • DDR5-4800 (PC5-38400)
  • DDR5-5200 (PC5-41600)
  • DDR5-5600 (PC5-44800)
  • DDR5-6000 (PC5-48000)
  • DDR5-6200 (PC5-49600)
  • DDR5-6400 (PC5-51200)
  • DDR5-6800 (PC5-54400)
  • DDR5-7200 (PC5-57600)
  • DDR5-7600 (PC5-60800)
  • DDR5-8000 (PC5-64000)
  • DDR5-8400 (PC5-67200)
[2][3]
クロックレート 2,000–4,000 MHz
転送てんそう速度そくど in the magnitude of 5 gigatransfers/second
電圧でんあつ 1.1 V nominal (actual levels are regulated by on-the-module regulators)
前ぜん世代せだい DDR4 SDRAM (2014)
次世代じせだい DDR6 SDRAM (2024+)

DDR5 SDRAM（ディディアールファイブ エスディーラム） (Double Data Rate 5 Synchronous Dynamic Random-Access Memory) は半導体はんどうたい集積しゅうせき回路かいろで構成こうせいされるDRAMの規格きかくの一種いっしゅである。前ぜん世代せだいのDDR4 SDRAMと比較ひかくして、DDR5は消費しょうひ電力でんりょくを削減さくげんしつつ帯域たいいき幅はばが2倍ばいになる[4]。本来ほんらいの策定さくていは2018年ねん内ないに終了しゅうりょうする予定よていであったが、2020年ねん7月がつ14日にちに標準ひょうじゅん規格きかくが発表はっぴょうされた[5][6]。

Decision Feedback Equalization(DFE)などの新しん機能きのうにより、IO速度そくどのスケーラビリティが可能かのうになり、帯域たいいき幅はばとパフォーマンスが向上こうじょうする。DDR5は前ぜん世代せだいのDDR4より2倍ばいの帯域たいいき幅はばをサポートし4.8 Gbpsからの出荷しゅっかとなっている。

追加ついか機能きのうは次つぎのとおり。

  • ファイングレインリフレッシュ機能きのう：DDR4と比較ひかくして、すべてのバンクリフレッシュにより16 Gbpsのデバイス遅延ちえんが改善かいぜん。同おなじバンクのセルフリフレッシュは、一部いちぶのバンクが他たのバンクの使用しよう中ちゅうにリフレッシュできるようにすることで、パフォーマンスを向上こうじょう。
  • オンダイECCおよびその他たのスケーリング機能きのうにより、高度こうどなプロセスノードでの製造せいぞうが可能かのう。
  • DDR4と比較ひかくしてVddが1.2 Vから1.1 Vに移行いこうすることで電力でんりょく効率こうりつが向上こうじょう。
  • システム管理かんりバスにMIPIアライアンスの I3C Basic規格きかくの使用しよう。
  • モジュールレベルでは、DIMM設計せっけいの電圧でんあつレギュレーターにより、拡張かくちょう性せいに応おうじて電圧でんあつを出力しゅつりょくし、DRAMの歩留ぶどまりを向上こうじょうさせるための電圧でんあつ許容きょよう度どを改善かいぜんし、および消費しょうひ電力でんりょくをさらに削減さくげんできる可能かのう性せいがある。

DIMMとメモリチップ

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以前いぜんのSDRAM世代せだいでは、メモリチップとパッシブ配線はいせん (および小型こがたのシリアル存在そんざい検出けんしゅつROM) で構成こうせいされるバッファなしのDIMMが使用しようできたが、DDR5 DIMMでは追加ついかのアクティブ回路かいろが必要ひつようとなるため、DIMMへのインターフェイスはRAM チップ自体じたいへのインターフェイスとは異ことなる。

DDR5 DIMMは5V電源でんげんで供給きょうきゅうされ、オンボード回路かいろ(PMICと呼よばれる)を使用しようしてメモリチップが必要ひつようとする低てい電圧でんあつに変換へんかんする。マザーボード上じょうでなくメモリチップ近ちかくで最終さいしゅう的てきな電圧でんあつに調整ちょうせいすることでより安定あんていした電力でんりょくを提供ていきょうする。これはCPU電源でんげん用ようの電圧でんあつレギュレータモジュール(VRM)の進歩しんぽを反映はんえいしている。

１枚まいのDDR5 DIMMには2つの独立どくりつしたチャネルを持もつようになった。以前いぜんのSDRAM世代せだいでは64または72 (ECC無なし/ECC付つき) データラインで構成こうせいされる１ひとつのコマンド/アドレスバスであったが、DDR5 DIMMでは32または40 (ECC無なし/ECC付つき) データラインで構成こうせいされるコマンド/アドレスバスが２ふたつあり合計ごうけい64または80データライン (ECC無なし/ECC付つき)になる。4バイトのバス幅はばに16の最小さいしょうバースト長ちょうを掛かけると最小さいしょうアクセスサイズは64バイトとなり、これは x86マイクロプロセッサで使用しようされるキャッシュラインのサイズと一致いっちする。

なおオンダイECCは、DIMMモジュールに追加ついかチップで搭載とうさいされるECC機能きのう（ECCメモリ）とは異ことなるので注意ちゅういが必要ひつようである。オンダイECCは宇宙うちゅう線せんの影響えいきょうなどによるチップ内ないのエラー訂正ていせいを行おこなうのに対たいして、DIMMモジュールのECC機能きのうではCPUとDIMM間あいだのデータ転送てんそうのエラー訂正ていせいを行おこなう。

オーバークロック仕様しよう

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通常つうじょうメモリチップの速度そくどはJEDECで規格きかく化かされている。しかし、PCではインテルが策定さくていしたXMP 3.0(Extreme Memory Profile)に従したがってメモリモジュールをオーバークロックして使用しようすることが出来できる。AMDも同様どうようの機能きのうである「AMD EXPO（Extended Profiles for Overclocking） Technology」を発表はっぴょうしている[7]。

一般いっぱん的てきにオーバークロックは、半導体はんどうたいを高速こうそく動作どうささせるために電圧でんあつを規定きていより高たかくし発熱はつねつが増ふえデバイスの寿命じゅみょうを縮ちぢめることになる。

仕様しよう

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この仕様しようはキングストンのページから作成さくせい。オーバークロック仕様しようも含ふくめるとさらに種類しゅるいが増ふえる。

チップ規格きかく モジュール規格きかく JEDEC規格きかく
DDR5-4000 PC5-32000 ○
DDR5-4400 PC5-35200 ○
DDR5-4800 PC5-38400 ○
DDR5-5200 PC5-41600 ○
DDR5-5600 PC5-44800 ○
DDR5-6000 PC5-48000 ○
DDR5-6400 PC5-51200 ○
DDR5-6600 PC5-52800
DDR5-6800 PC5-54400
DDR5-7000 PC5-56000
DDR5-7200 PC5-57600
DDR5-7600 PC5-60800

オペレーション

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標準ひょうじゅん的てきなDDR5メモリの速度そくどは、4800～6400 MT/s(PC5-38400～PC5-51200)の範囲はんいである。前ぜん世代せだいと同様どうように、より高たかい速度そくどが後こうから追加ついかされる可能かのう性せいがある。最小さいしょうバースト長ちょうは2倍ばいの16になり、8回かいの転送てんそう後ごに「バーストチョップ」を選択せんたくできるようになった。アドレス指定してい範囲はんいもわずかに拡張かくちょうされている。

DDR4 SDRAMと比較ひかくすると、バンクグループの数かずが8に増ふえ、1グループあたりのバンク数すうは同おなじ4バンクであるので合計ごうけい32バンクとなる。

コマンドのエンコーディング

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コマンドのエンコーディングは大幅おおはばに再さい構成こうせいされており、LPDDR4のものから着想ちゃくそうを得えている。コマンドは14ビットのバスを介かいして１サイクルまたは２サイクルで送信そうしんされる。一部いちぶの単純たんじゅんなコマンド（リフレッシュやプリチャージなど）は1サイクルかかるが、アドレスを含ふくむコマンド（アクティブ化か、リード、ライト、モードレジスタアクセス）は28ビットの情報じょうほうを含ふくむために2サイクルかかる。

また、LPDDRと同様どうようにモードレジスタは256個この8ビットとなっている。

ライトパターンコマンドはDDR5の新しん機能きのうである。これはライトコマンドと同おなじであるが、範囲はんいは個々ここのデータでなく、１バイトモードレジスタ（デフォルトはすべてゼロ）のコピーで埋うめられる。これは通常つうじょう、普通ふつうのライトと同おなじ時間じかんがかかるがデータラインを駆動くどうしないため電力でんりょくを節約せつやくできる。またコマンドバスが早期そうきに解放かいほうされるため、複数ふくすうのバンクへの書かき込こみがより緊密きんみつにインターリーブされる可能かのう性せいがある。

DDR5コマンドエンコーディング[8][要よう検証けんしょう – ノート]
コマンド CS コマンド/アドレス(CA)ビット
0 1 2 3 4 5 6 7 8 9 10 11 12 13
Active (activate)
Open a row 		L L L Row R0–3 Bank Bank group Chip CID0–2
H Row R4–16 R17/
CID3
Unassigned, reserved L L H V
H V
Unassigned, reserved L H L L L V
H V
Write pattern L H L L H L H Bank Bank group Chip CID0–2
H V Column C3–10 V AP H V CID3
Unassigned, reserved L H L L H H V
H V
Mode register write L H L H L L Address MRA0–7 V
H Data MRD0–7 V CW V
Mode register read L H L H L H Address MRA0–7 V
H V CW V
Write L H L H H L BL Bank Bank group Chip CID0–2
H V Column C3–10 V AP WRP V CID3
Read L H L H H H BL Bank Bank group Chip CID0–2
H V Column C3–10 V AP V CID3
Vref CA L H H L L L Data V
Refresh all L H H L L H CID3 V L Chip CID0–2
Refresh same bank L H H L L H CID3 Bank V H Chip CID0–2
Precharge all L H H L H L CID3 V L Chip CID0–2
Precharge same bank L H H L H L CID3 Bank V H Chip CID0–2
Precharge L H H L H H CID3 Bank Bank group Chip CID0–2
Unassigned, reserved L H H H L L V
Self-refresh entry L H H H L H V L V
Power-down entry L H H H L H V H ODT V
Multi-purpose command L H H H H L Command CMD0–7 V
Power-down exit,
No operation 		L H H H H H V
Deselect (no operation) H X
  • Signal level
    • H, high
    • L, low
    • V, valid, either low or high
    • X, irrelevant
  • Logic level
    •   Active
    •   Inactive
    •   Unused
  • Control bits
    • AP, Auto-precharge
    • CW, Control word
    • BL, Burst length ≠ 16
    • WRP, Write partial
    • ODT, ODT remains enabled

歴史れきし

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2012年ねんからJEDECでDDR5の予備よび的てきな議論ぎろんが開始かいしされ、次世代じせだいシステムメモリとして開発かいはつが進すすめられた[9]。

2017年ねん9月がつ、ラムバス社しゃが動作どうさするDDR5 DIMMを発表はっぴょうした[10]。2018年ねん11月15日にち、 SKハイニックスは1.1 Vで5200 MT/sで動作どうさする最初さいしょのDDR5 RAMチップの完成かんせいを発表はっぴょうした[11]。2019年ねん2月がつ、SKハイニックスはDDR5の予備よび規格きかくで公式こうしきに認みとめられている最高さいこう速度そくどである6400 MT/sのチップを発表はっぴょうした[12]。一部いちぶの企業きぎょうは、2019年ねん末まつまでに最初さいしょの製品せいひんを市場いちばに投入とうにゅうすることを計画けいかくしていた[13]。

本ほん規格きかくとは無関係むかんけいのノートパソコンとスマートフォン向むけのJEDECの規格きかく「LPDDR5」(Low Power Double Data Rate 5)は2019年ねん2月がつに公開こうかいされた[14]。

DDR4と比較ひかくして、DDR5はメモリモジュールの電圧でんあつを1.1 Vに低減ていげんするため消費しょうひ電力でんりょくが削減さくげんされる。DDR5モジュールは、高速こうそく化かを実現じつげんするためにオンボード電圧でんあつレギュレーターを組くみ込こむことができるが、組くみ込こみによりコストが増加ぞうかするため、サーバーグレードおよび場合ばあいによってはハイエンドのコンシューマー向むけモジュールにのみ実装じっそうされると予想よそうされていた[15]。DDR5はモジュールあたり51.2 GB/sの速度そくどをサポートし[16]、モジュールあたり2つのメモリチャネルをサポートする[17][18]。

2019年ねんの時点じてんで現在げんざいDDR4を使用しようしているほとんどのユースケースは、最終さいしゅう的てきにDDR5に移行いこうすると一般いっぱん的てきに予想よそうされている。デスクトップやサーバー（ノートパソコンは代かわりにLPDDR5を使用しようすると思おもわれる）で使用しようするためには、IntelとAMDのCPUなどの統合とうごうメモリコントローラーがDDR5をサポートする必要ひつようがある。2020年ねん6月がつの時点じてんでは、どちらからもサポートの公式こうしき発表はっぴょうはないが、流出りゅうしゅつしたスライドでは、Intelの2021年ねんのSapphire RapidsマイクロアーキテクチャでDDR5をサポートする計画けいかくが示しめされている[19]。AMDのフォレスト・ノーロッドによれば、AMDの2020年ねん半なかばに発売はつばいされるZen 3ベースの第だい3世代せだいEpyc CPUは、引ひき続つづきDDR4を使用しようする[20]。流出りゅうしゅつしたAMDの内部ないぶロードマップでは、2022年ねんのZen 4 CPUおよびZen 3+ APUでDDR5をサポートすると報告ほうこくされている[21]。

2020年ねん7月がつに標準ひょうじゅん規格きかくJESD79-5がリリース[5]。

2021年ねん10月がつに標準ひょうじゅん規格きかくJESD79-5Aがリリース[22][2]。

2022年ねん8月がつに標準ひょうじゅん規格きかくJESD79-5Bがリリース[23]。

脚注きゃくちゅう

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  1. ^ Smith, Ryan (2020年ねん7月がつ14日にち). “DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond”. AnandTech. 2020年ねん7月がつ15日にち閲覧えつらん。
  2. ^ a b “JEDEC Publishes Update to DDR5 SDRAM Standard Used in High-Performance Computing Applications” (英語えいご). businesswire (2021年ねん10月がつ26日にち). 2022年ねん7月がつ23日にち閲覧えつらん。
  3. ^ Keysight. “D9050DDRC DDR5 Txコンプライアンス・テスト・ソフトウェア”. Keysight. 2022年ねん12月29日にち閲覧えつらん。
  4. ^ Manion, Wayne (March 31, 2017). “DDR5 will boost bandwidth and lower power consumption”. Tech Report. https://techreport.com/news/31673/ddr5-will-boost-bandwidth-and-lower-power-consumption April 1, 2017閲覧えつらん。 
  5. ^ a b “JEDEC Publishes New DDR5 Standard for Advancing Next-Generation High Performance Computing Systems”. 2022年ねん1月がつ16日にち閲覧えつらん。
  6. ^ “次世代じせだいメモリの標準ひょうじゅん規格きかく「DDR5」の最終さいしゅう仕様しようをJEDECが発表はっぴょう、DDR4から何なにが進化しんかしたのか？”. GIGAZINE. 2020年ねん7月がつ30日にち閲覧えつらん。
  7. ^ 株式会社かぶしきがいしゃインプレス (2022年ねん8月がつ30日にち). “AMDの新しんSocket AM5マザーボードで新あたらしいOCメモリ「EXPO」に対応たいおう”. PC Watch. 2022年ねん9月がつ10日とおか閲覧えつらん。
  8. ^ “DDR5 Full Spec Draft Rev0.1”. JEDEC committee JC42.3 (4 December 2017). 2020年ねん7月がつ19日にち閲覧えつらん。
  9. ^ 株式会社かぶしきがいしゃインプレス (2015年ねん7月がつ31日にち). “【後藤ごとう弘ひろし茂しげるのWeekly海外かいがいニュース】 HBM3、Wide I/O3、DDR5……次々つぎつぎ世代せだい広帯域こうたいいきメモリの方向ほうこう性せい”. PC Watch. 2022年ねん7月がつ23日にち閲覧えつらん。
  10. ^ Lilly, Paul (22 September 2017). “DDR5 memory is twice as fast as DDR4 and slated for 2019”. PC Gamer. http://www.pcgamer.com/ddr5-memory-is-twice-as-fast-as-ddr4-and-slated-for-2019/ 15 January 2018閲覧えつらん。 
  11. ^ Malakar, Abhishek. "SK Hynix Develops First 16 Gb DDR5-5200 Memory Chip". 2018年ねん11月18日にち閲覧えつらん。
  12. ^ Shilov, Anton. "SK Hynix Details DDR5-6400". www.anandtech.com. 2021年ねん4月がつ16日にち閲覧えつらん。
  13. ^ "SK Hynix, Samsung Detail the DDR5 Products Arriving This Year". Tom's Hardware. 2019年ねん2月がつ23日にち閲覧えつらん。
  14. ^ “JEDEC Updates Standard for Low Power Memory Devices: LPDDR5 | JEDEC”. www.jedec.org. 2020年ねん7月がつ29日にち閲覧えつらん。
  15. ^ "Rambus announces industry's first fully functional DDR5 DIMM - RAM - News - HEXUS.net". m.hexus.net. 2021年ねん4月がつ16日にち閲覧えつらん。
  16. ^ Lilly, Paul. "DDR5 memory is twice as fast as DDR4 and slated for 2019". 2017年ねん9月がつ22日にち閲覧えつらん。
  17. ^ "What We Know About DDR5 So Far". Tom's Hardware. 2019年ねん6月がつ7日にち閲覧えつらん。
  18. ^ "DDR5 - The Definitive Guide!". 2019年ねん4月がつ27日にち閲覧えつらん。
  19. ^ Verheyde 2019-05-22T16:50:03Z, Arne. "Leaked Intel Server Roadmap Shows DDR5, PCIe 5.0 in 2021, Granite Rapids in 2022". Tom's Hardware. 2021年ねん4月がつ16日にち閲覧えつらん。
  20. ^ Cutress, Dr Ian. "An Interview with AMD's Forrest Norrod: Naples, Rome, Milan, & Genoa". www.anandtech.com. 2021年ねん4月がつ16日にち閲覧えつらん。
  21. ^ "HW News - Supercomputer Cryptomining Malware, DDR5 & AMD, Ryzen 3 1200 AF". Gamers Nexus. 2021年ねん4月がつ16日にち閲覧えつらん。
  22. ^ “DDR5 SDRAM | JEDEC”. www.jedec.org. 2022年ねん7月がつ23日にち閲覧えつらん。
  23. ^ “DDR5 SDRAM | JEDEC”. www.jedec.org. 2022年ねん12月29日にち閲覧えつらん。

外部がいぶリンク

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