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逻辑电平 - 维基百科，自由的百科全书
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逻辑电平

在ざい數すう位い電路でんろ，逻辑电平是これ数字すうじ信号しんごう的まと状じょう态之一いち。尽つき管かん存在そんざい其他标准，但ただし逻辑电平通常つうじょう由よし信号しんごう和わ地ち之これ间的电压差さ表示ひょうじ。代表だいひょう每ごと个电平たいら状じょう态的电压范围取决于所しょ使用しよう的てき逻辑系列けいれつ，例れい如電でん晶あきら體からだ－電でん晶あきら體からだ邏輯（TTL）和わ互補式しき金屬きんぞく氧化物ぶつ半導體はんどうたい（CMOS）。不同ふどう邏輯系列けいれつ的てき電路でんろ可か以使用しよう邏輯電でん平ひら轉換てんかん器き連接れんせつ。

兩りょう態たい逻辑

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在ざい二に进制逻辑中ちゅう，二に进制数すう1 和わ 0通常つうじょう以逻辑高だか和わ逻辑低ひく电平表示ひょうじ。使用しよう這種邏輯的てき數すう碼電路ろ可か以借助すけ布ぬの尔代数すう來らい進行しんこう設計せっけい或ある分析ぶんせき。

有效ゆうこう電でん平たいら

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數すう位い電路でんろ可か以選擇せんたく使用しよう高だか或ある低てい电平来らい表示ひょうじ任にん一いち逻辑状じょう态。这两个选项是高こう电平有效ゆうこう和わ低てい电平有效ゆうこう。在ざい同一どういつ數すう位い電路でんろ裏うら，高こう电平有效ゆうこう和わ低てい电平有效ゆうこう状じょう态可以在不同ふどう功こう能のう上じょう使用しよう：例れい如，只ただ读存储器集成しゅうせい电路可能かのう具有ぐゆう低てい电平有效ゆうこう的てき片かた选信号ごう，但ただし数かず据すえ和地わじ址し位い通常つうじょう为高电平有效ゆうこう。通つう过反转啟用よう电平的てき选择来らい简化逻辑设计亦また屬ぞく慣例かんれい（参まいり见德とく摩ま根ね定律ていりつ）。

二に进制信号しんごう表示ひょうじ
逻辑电平 高こう电平有效ゆうこう信号しんごう 低てい电平有效ゆうこう信号しんごう
逻辑高だか 1 0
逻辑低ひく 0 1

在ざい進行しんこう邏輯設計せっけい時じ，人にん們會在ざい低てい电平有效ゆうこう信号しんごう的てき名称めいしょう加か上上じょうじょう劃線，以将其与高だか电平有效ゆうこう信号しんごう区分くぶん开来。例れい如，名称めいしょうQ ，读作“Q bar”或ある“Q not”，表示ひょうじ低てい电平有效ゆうこう信号しんごう。常用じょうよう的てき约定有ゆう：

  • 上うえ劃線 ( Q )
  • 前ぜん斜はす杠ゆずりは (/Q)
  • 小しょう写うつし的てき n 前ぜん缀或后きさき缀（nQ 或ある Q_n）
  • #后きさき缀 (Q#)，或ある
  • “_B”或ある“_L”后きさき缀（Q_B 或ある Q_L）。 [1]

數すう位い電路でんろ中なか的てき许多控ひかえ制せい信号しんごう都と是ぜ低てい电平有效ゆうこう信号しんごう[2] （复位线、片かた选线等とう）。因よし為ため電でん晶あきら體からだ－電でん晶あきら體からだ邏輯（TTL）之の类的逻辑系列けいれつ更さら有能ゆうのう力りょく把わ訊號拉ひしげ到いた低てい電位でんい，以至扇おうぎ出いずる和わ抗こう噪能力りょく得とく以提升ます。如果逻辑门是带有上じょう拉ひしげ电阻的てき集しゅう电极开路，它还允まこと许线接せっ或ある逻辑。I²C总线和わ控ひかえ制せい器き局きょく域いき网(CAN)，以及PCI 本地ほんじ总线就應用おうよう了りょう這個特性とくせい。

一些信号在两种电平下有不同含義。例れい如，標注ひょうちゅう为 R/ W的てき读/写うつし线表示ひょうじ信号しんごう在高ありだか电平的てき情じょう况下为读取，在ざい低てい电平的てき情じょう况下为写入いれ。

逻辑电平电压

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这两种逻辑电平ひら通常つうじょう由よし两种不同ふどう的てき电压表示ひょうじ，但ただし在ざい某ぼう些逻辑信号ごう中也ちゅうや會かい使用しよう两种不同ふどう的てき电流。每まい个逻辑系列けいれつ都と指定してい了りょう各自かくじ的てき高だか阈值和わ低てい阈值。当とう电压或ある电流低てい于低阈值时，信号しんごう为“低てい”。当とう高こう于高阈值时，信号しんごう为“高こう”。中ちゅう间值為ため未定みてい义。

通常つうじょう逻辑电平的てき电压會かい允まこと许一些誤差さ；例れい如，0 到いた 2 伏ふく可能かのう代表だいひょう逻辑 0，而 3 到いた 5 伏ふく可能かのう代表だいひょう逻辑 1。而 2 到いた 3 伏ふく的てき电压是ぜ無效むこう的てき，仅會在ざい逻辑电平转换期き间或故障こしょう時じ出で现。然しか而，很少逻辑电路可か以检测到这种情じょう况，大だい多数たすう设备会かい以未定みてい义或特定とくてい方式ほうしき将はた信号しんごう简单地區ちく分ぶん为高或ある低ひく。一些逻辑器件包含施ほどこせ密みつ特とく触さわ发器，使つかい信号しんごう在ざい阈值区域くいき内ない更さら易やす被ひ區分くぶん，以應對たい输入电压的てき微弱びじゃく变化。

二进制逻辑电平示例
技わざ术 L 电压 H电压 笔记
CMOS [3] 0 V 至いたり 1/3 V DD 2/3 V DD至いたり V DD V DD =电源电压
TTL [3] 0 V 至いたり 0.8 V 2 V 至いたり V CC V CC = 5 V ±5%（7400 商用しょうよう系列けいれつ）或ある ±10%（5400 军用系列けいれつ）

几乎所有しょゆう数字すうじ电路对所有しょゆう内部ないぶ信号しんごう都と使用しよう一致いっち的てき逻辑电平。但ただし是ぜ，邏輯電でん平ひらめ在ざい不同ふどう系統けいとう中ちゅう或ある有ゆう不同ふどう。連接れんせつ兩個りゃんこ不同ふどう的てき邏輯系列けいれつ時じ一般需使用某些特殊技巧，例れい如使用しよう额外的てき上うえ拉ひしげ电阻或ある邏輯電でん平ひら轉換てんかん器き。邏輯電でん平ひら轉換てんかん器き能のう将しょう一いち个使用しよう某ぼう逻辑电平的てき数字すうじ电路连接到いた一个使用另一个逻辑电平的数字电路。通常つうじょう會かい使用しよう两个电平转换器き以連接れんせつ兩個りゃんこ不同ふどう的てき數字すうじ電路でんろ，每まい个数字すうじ电路一いち个：一いち个电平ひら转换器き會かい将はた内部ないぶ逻辑电平转换为标准じゅん接せっ口こう线路电平；另一个电平转换器會将标准接口电平转换为内部电平。

例れい如， TTL 电平与あずかCMOS不同ふどう。通常つうじょう，TTL 的てき输出电压不ふ会かい升ます高だか到いた足あし以被 CMOS 穩定地ち识别为逻辑 1 的てき程度ていど，尤ゆう其是当とう它连接せっ到いた高こう输入阻抗 CMOS 输入时。 74HCT 系列けいれつ器き件けん的てき出現しゅつげん解かい决了这个问题，该器件けん使用しよう CMOS 技わざ术，但ただし采さい用よう TTL 输入逻辑电平。这些器き件けん仅适用よう于 5 V电源。

逻辑电源电压
电源电压 技わざ术 逻辑系列けいれつ（例れい子こ） 参考さんこう
5V、10V、15V 金属きんぞくCMOS 4000, 74C [4]
5V TTL 7400、74S 、74LS、74ALS、74F、74H [5]
5V BiCMOS 74ABT、74BCT
5V CMOS (TTL I/O) 74HCT 、74AHCT、74ACT [6]
3.3V、5V CMOS 74HC 、74AHC、74AC [5] [6]
5V LVCMOS 74LVC, 74AXP [7]
3.3V LVCMOS 74LVC、74AUP、74AXC、74AXP [7]
2.5V LVCMOS 74LVC、74AUP、74AUC、74AXC、74AXP [7]
1.8V LVCMOS 74LVC、74AUP、74AUC、74AXC、74AXP [7]
1.5V LVCMOS 74AUP、74AUC、74AXC、74AXP [7]
1.2V LVCMOS 74AUP、74AUC、74AXC、74AXP [7]

三さん態たい邏輯

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在ざい三さん态逻辑中なか，输出信號しんごう可か处于以下いか三种可能状态之一：0、1 或ある Z，Z表示ひょうじ高こう阻抗。这不是ぜ逻辑电平，而是一個意味着該裝置没有控制所连接电路的状态。

四よん態たい逻辑

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四態逻辑添加了第四个状态 X（“不ふ关心”），这意味いみ着信ちゃくしん号ごう的てき值不重要じゅうよう且未定みてい义，或ある者もの可か以隨意ずいい选择输出信号しんごう来らい简化逻辑设计（参まいり见卡諾圖ず）。

九きゅう態たい逻辑

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IEEE 1164定てい义了 9 种用于电子设计自じ动化的てき逻辑状じょう态。该标准じゅん包括ほうかつ强きょう和わ弱じゃく驱动信号しんごう、高こう阻抗以及未み知和ちわ未み初はつ始はじめ化か状じょう态。

多層たそう單元たんげん

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在ざい固かた态存储裝置そうち中ちゅう，多層たそう單元たんげん使用しよう多た个电压存储数据すえ。在ざい一个单元中存储 n 位い元もと需要じゅよう设备可か靠もたれ地区ちく分ぶん 2 n 个不同ふどう的てき电压电平。

线路编码

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傳つて輸碼可か以使用しよう多た于两种状态来更さら有效ゆうこう地ち進行しんこう數すう據よりどころ編へん碼。例れい子こ包括ほうかつ以太网使用しよう的てきMLT-3 编码和わ脉冲幅はば度ど调制。

参考さんこう

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  1. ^ Coding Style Guidelines (PDF). Xilinx. [2017-08-17]. （原始げんし内容ないよう存そん档 (PDF)于2022-10-07）. 
  2. ^ Balch, Mark. Complete Digital Design: A Comprehensive Guide To Digital Electronics And Computer System Architecture. McGraw-Hill Professional. 2003: 430. ISBN 978-0-07-140927-8. 
  3. ^ 3.0 3.1 Logic signal voltage levels. All About Circuits. [2015-03-29]. （原始げんし内容ないよう存そん档于2015-04-23）. 
  4. ^ HEF4000B Family Specifications (PDF). Philips Semiconductors. January 1995. （原始げんし内容ないよう (PDF)存そん档于March 4, 2016）. Parametric limits are guaranteed for VDD of 5V, 10V, and 15V. 
  5. ^ 5.0 5.1 AppNote 319 - Comparison of MM74HC to 74LS, 74S and 74ALS Logic (PDF). Fairchild Semiconductor. June 1983. （原始げんし内容ないよう存そん档 (PDF)于October 24, 2021）. 
  6. ^ 6.0 6.1 AHC/AHCT Designer’s Guide (PDF). Texas Instruments. September 1998. （原始げんし内容ないよう存そん档 (PDF)于April 13, 2018）. Technical Comparison of AHC / HC / AC (CMOS I/O) and AHCT / HCT / ACT (TTL I/O) Logic Families 
  7. ^ 7.0 7.1 7.2 7.3 7.4 7.5 Little Logic Guide (PDF). Texas Instruments. 2018. （原始げんし内容ないよう存そん档 (PDF)于April 3, 2021）. Logic Voltage Graph (page4) 

外部がいぶ链結

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