「SpinalHDL」カテゴリーアーカイブ

LiteX と Migen の勉強べんきょうをしてみる（第だい1回かい）

Slowly start learning LiteX and Migen. 以前いぜんに、SpinalHDL というハードウェア記述きじゅつ言語げんごや、オープンソース（あまり好すきな言葉ことばではないが）の論理ろんり合成ごうせいツール Yosys、Place and Route ツール nextpnr を使つかって、設計せっけいした論理ろんり回路かいろや RISC-V SoC を Lattice 社しゃの FPGA 上じょうで動うごかしてました。 SpinalHDL による SoC 設計せっけいは面白おもしろいのですが、SpinalHDL プロジェクトの進すすみ方かたは基本きほん… 続つづきを読よむ »

TinyFPGA BX の SPI ROM 上じょうで RISC-V のプログラムを直接ちょくせつ実行じっこうする

Running code on SPI ROM of TinyFPGA BX with VexRiscv (small) Briey SoC, or XiP (execute-in-place) in short. 前回ぜんかいは、VexRiscv 上じょうの RISC-V SoC に AXI4 のバスマスタを追加ついかしてみましたが、今回こんかいはその逆ぎゃくに、AXI4 のバススレーブを追加ついかしてみました。それだけでは面白おもしろくないので、TinyFPGA BX 上うえの SPI ROM にメモリマップでアクセスでき… 続つづきを読よむ »

AXI4 バスマスタを Briey SoC に追加ついかしてみた

Added an AXI4 bus master (DMA) to Briey, RISC-V SoC written by SpinalHDL. 久ひさしぶりの投稿とうこうです。先日せんじつ、TinyFPGA BX で、AXI4 クロスバ付つきの VexRiscv SoC を動うごかしてみました。今回こんかいは重おもい腰こしを上あげて、この AXI4 クロスバに新あたらしいバスマスタ（つまり DMA）を設計せっけいして繋つないでみましょう。今回こんかいはデータの内容ないようは特とくに問とわないのですが、前回ぜんかい、外部がいぶクロック同期どうきで SPI データを受信じゅしんできる… 続つづきを読よむ »

TinyFPGA BX で、AXI4 クロスバ付つきの VexRiscv SoC を動うごかしてみた

Running VexRiscv SoC with AXI4 crossbar on TinyFPGA BX. 前回ぜんかいまで、VexRiscv プロジェクトで公開こうかいされている Murax という SoC で遊あそんで来きました。Murax は非常ひじょうに小型こがたの SoC 実装じっそう例れい（デモ）となっていて、小ちいさな論理ろんり規模きぼで実装じっそうできるのがポイントです。しかしながら、私わたしは今後こんご、この SoC に CPU 以外いがいのバスマスタ（DMA）を追加ついかする実験じっけんをしたいと思おもっており、この Murax が持もっているバス Mura… 続つづきを読よむ »

VexRiscv SoC Murax に、SPI ペリフェラルを追加ついかしてみた

Added SPI Peripheral functionality to Murax (free RISC-V SoC). 以前いぜん、TinyFPGA BX 上うえで動作どうさする VexRiscv SoC Murax に PWM 機能きのうを追加ついかしてみましたが、今回こんかいはもう少すこし実用じつよう的てきなペリフェラルとして、SPI ペリフェラルインターフェイスを追加ついかしてみました。目的もくてきの一ひとつとして、クロックドメインをまたぐ設計せっけいを少すこし勉強べんきょうしてみたい、ということがあります。 SPI ペリフェラル機能きのうの設計せっけい自身じしんも、実じつは私わたし… 続つづきを読よむ »

VexRiscv とメモリ間あいだのバス信号しんごうを覗のぞいてみる

Investigating bus transactions between VexRiscv core and memory. FPGA 用ようの RISC-V 実装じっそうである VexRiscv と、それを使つかった Murax SoC の素晴すばらしい点てんの一ひとつに、標準ひょうじゅんで JTAG インターフェイスと、OpenOCD によるデバッグ機能きのうが用意よういされていることが挙あげられます。もちろん実じつデバイス（FPGA）でも JTAG デバッグができますが、それだけでなくシミュレーション上じょうでも同様どうようのことができ… 続つづきを読よむ »

VexRiscv (RISC-V) の Murax SoC に自作じさくペリフェラルを追加ついかしてみた

Added a PWM output control to VexRiscv (RISC-V) Murax Soc. 先日せんじつ、VexRiscv Murax SoC を TinyFPGA-BX で動うごかす修正しゅうせいを御ご紹介しょうかいしましたが、今回こんかいは自分じぶんで書かいた小ちいさな小ちいさなペリフェラル（PWM 出力しゅつりょく）を APB3 バス経由けいゆで Murax SoC に繋つないでみました。 SpinalHDL によるコードは非常ひじょうにシンプルで明解めいかいです。じゃん。 package flogics.vexriscv.pwm imp… 続つづきを読よむ »

[SpinalHDL] VexRiscv を TinyFPGA-BX で動うごかしてみる

Just ran softcore processor VexRiscv (RISC-V of course) on TinyFPGA-BX without XIP functionality. 相変あいかわらずの SpinalHDL 日和びよりです。 🙂 今日きょうは、RISC-V ソフトコアプロセッサ実装じっそうで有名ゆうめいな VexRiscv を、これまた有名ゆうめいな FPGA ボード TinyFPGA-BX で動うごかしてみました。技術ぎじゅつ的てきには難むずかしくないと思おもうのですが、SpinalHDL を知しらないと、ちょっと… 続つづきを読よむ »

[SpinalHDL] 本家ほんけ UART コードを読よみ解とく

Reading SpinalHDL original UART code to get better insight. いままで、SpinalHDL で自前じまえの UART を書かいてきましたが、今日きょうは SpinalHDL 本家ほんけの UART コードを読よんでみました。どうも私わたしは人様ひとさまの書かいたコードを読よむのがあまり好すきでないようで、ちょっとモチベーションが湧わかなかったのですが、優秀ゆうしゅうな先達せんだつ技術ぎじゅつ者しゃの設計せっけいを読よむのは大事だいじですし（「チャンスがあればいつでもコードを盗ぬすめ」でしたっけ?）、いまならまだ… 続つづきを読よむ »

[SpinalHDL] TinyFPGAを使つかい、自作じさくUART + APB3で文字もじコード変換へんかんしてみる

By adding APB3 and a state machine to my UART, convert character code on TinyFPGA BX. 前回ぜんかいまで、しばらく自作じさくの UART 回路かいろを改良かいりょう（?）してきましたが、新しん学期がっきも近ちかいことですし（?）今回こんかいは以下いかを完成かんせいさせ、自作じさく UART にいちおうケリをつけようと思おもいます。 UART 受信じゅしん回路かいろにも APB3（AMBA 3 APB）を設もうけるシミュレーションコードの掃除そうじマイコンを使つかわずに文字もじコード変換へんかん（小文字こもじ… 続つづきを読よむ »