Verilog （ヴェリログ）は、IEEE 1364 として標準 ひょうじゅん 化 か ハードウェア記述 きじゅつ 言語 げんご （Hardware Description Language; HDL）である。最 もっと 重要 じゅうよう 用途 ようと デジタル回路 かいろ をレジスタ転送 てんそう で設計 せっけい 検証 けんしょう アナログ回路 かいろ や混合 こんごう 信号 しんごう 回路 かいろ （英語 えいご 版 ばん 検証 けんしょう 遺伝子 いでんし 回路 かいろ （英語 えいご 版 ばん 設計 せっけい 使用 しよう [ 1]
もともとVerilogは電子 でんし 回路 かいろ 行 おこな 使用 しよう 言語 げんご 文法 ぶんぽう プログラミング言語 げんご のC言語 げんご やPascal に似 に
後継 こうけい 言語 げんご SystemVerilog で、Verilogの機能 きのう 的 てき 上位 じょうい 互換 ごかん 規格 きかく 統合 とうごう 呼 よ 標準 ひょうじゅん
Verilogのようなハードウェア記述 きじゅつ 言語 げんご ソフトウェアプログラミング言語 げんご に似 に 信号 しんごう 伝達 でんたつ 時間 じかん 信号 しんごう 強度 きょうど 記述 きじゅつ 作 つく 代入 だいにゅう 代入 だいにゅう 種類 しゅるい 代入 だいにゅう 演算 えんざん 子 こ （英語 えいご 版 ばん 代入 だいにゅう 文 ぶん 設計 せっけい 者 しゃ 更新 こうしん 一時 いちじ 変数 へんすう （英語 えいご 版 ばん 宣言 せんげん 書 か 概念 がいねん 言語 げんご 一部 いちぶ 設計 せっけい 者 しゃ 大 だい 規模 きぼ 回路 かいろ 記述 きじゅつ 比較 ひかく 的 てき 簡潔 かんけつ 形式 けいしき 書 か 開発 かいはつ 当初 とうしょ 年 ねん 回路 かいろ 設計 せっけい 者 しゃ 回路 かいろ 図 ず 入力 にゅうりょく （英語 えいご 版 ばん 電子 でんし 回路 かいろ 書 か 特殊 とくしゅ 使 つか 複雑 ふくざつ 回路 かいろ 簡潔 かんけつ 記述 きじゅつ 極 きわ 大 おお 生産 せいさん 性 せい 向上 こうじょう
Verilogの設計 せっけい 者 しゃ 言語 げんご 構文 こうぶん 工学 こうがく 分野 ぶんや ソフトウェア開発 かいはつ で当時 とうじ 広 ひろ 普及 ふきゅう C言語 げんご と似 に 考 かんが 言語 げんご 識別子 しきべつし ケース・センシティブ であり、基本 きほん 的 てき プリプロセッサー を持 も 洗練 せんれん 制御 せいぎょ キーワード （if/else、for、while、caseなど）はC言語 げんご 同一 どういつ 演算 えんざん 子 こ 優先 ゆうせん 順位 じゅんい 言語 げんご 互換 ごかん 性 せい 構文 こうぶん 違 ちが 変数 へんすう 宣言 せんげん 幅 はば 必要 ひつよう 手続 てつづ 宣言 せんげん 相違 そうい 代 か 使用 しよう 他 た 多数 たすう 細 こま 違 ちが 変数 へんすう 固定 こてい 与 あた 言語 げんご 場合 ばあい 変数 へんすう 型 かた 推定 すいてい 整数 せいすう 型 がた
Verilogのコードはモジュールの階層 かいそう （英語 えいご 版 ばん 構成 こうせい 設計 せっけい 階層 かいそう 化 か 他 た 宣言 せんげん 入力 にゅうりょく 出力 しゅつりょく 必要 ひつよう 応 おう 双方向 そうほうこう 使用 しよう 通信 つうしん 内部 ないぶ 変数 へんすう 宣言 せんげん 並行 へいこう 逐次 ちくじ ステートメントブロック 、他 た 階層 かいそう 組 く 合 あ 記述 きじゅつ 逐次 ちくじ 的 てき 文 ぶん 内 ない 配置 はいち 内 ない 逐次 ちくじ 的 てき 実行 じっこう 自体 じたい 並列 へいれつ 実行 じっこう 特徴 とくちょう データフロー言語 げんご となっている。
次 つぎ 配線 はいせん 示 しめ 記憶 きおく 素子 そし 示 しめ 定義 ていぎ 続 つづ 動作 どうさ 規定 きてい 群 ぐん 定義 ていぎ 始 はじ 終 お 範囲 はんい 定義 ていぎ 内 ない 並列 へいれつ 実行 じっこう 逐次 ちくじ 実行 じっこう 場合 ばあい 代入 だいにゅう 使 つか 待 ま 書 か 方 かた 各 かく 並列 へいれつ 実行 じっこう 概念 がいねん 信号 しんごう 値 ね 状態 じょうたい 信号 しんごう 強度 きょうど 強 つよ 弱 よわ 共有 きょうゆう 信号 しんごう 線 せん 抽象 ちゅうしょう 的 てき 可能 かのう 複数 ふくすう 共通 きょうつう 回路 かいろ 網 もう 駆動 くどう 可能 かのう 複数 ふくすう 持 も 時 とき 読 よ 取 と 可能 かのう 値 ち 関数 かんすう 強度 きょうど 解決 かいけつ
Verilog言語 げんご 文 ぶん 合成 ごうせい 可能 かのう 転送 てんそう 知 し 合成 ごうせい 可能 かのう 使用 しよう 書 か 合成 ごうせい 使用 しよう 物理 ぶつり 的 てき 実装 じっそう 合成 ごうせい 用 もち 抽象 ちゅうしょう 的 てき 変換 へんかん ネットリスト （英語 えいご 版 ばん 特定 とくてい FPGA やVLSI 技術 ぎじゅつ 利用 りよう 可能 かのう 基本 きほん 論理 ろんり 的 てき 等価 とうか 記述 きじゅつ 修正 しゅうせい 加 くわ 究極 きゅうきょく 的 てき ASIC のフォトマスク のセットやFPGAのビットストリーム などの）電子 でんし 回路 かいろ 製造 せいぞう 設計 せっけい 図 ず 生成 せいせい 可能 かのう
「Verilog-HDL」という表記 ひょうき 用 もち 文書 ぶんしょ 間 あいだ 入 はい 表記 ひょうき
Verilogは、ゲートウェイ・デザイン・オートメーション （英語 えいご 版 ばん 社 しゃ フィル・ムーアビー が、ハードウェア・モデリング言語 げんご 1984年 ねん 頃 ころ 開発 かいはつ 後 ご 同社 どうしゃ 1990年 ねん にケイデンス・デザイン・システムズ が買収 ばいしゅう 現在 げんざい 大元 おおもと 論理 ろんり 版権 はんけん 持 も
同種 どうしゅ 記述 きじゅつ 言語 げんご VHDL の台頭 たいとう 対 たい 規格 きかく 公開 こうかい 標準 ひょうじゅん 化 か 道 みち 呼 よ 組織 そしき 版権 はんけん 一部 いちぶ 移譲 いじょう 準拠 じゅんきょ Simucad 社 しゃ 開発 かいはつ 年 ねん 日本 にっぽん 発売 はつばい 前後 ぜんご 年 ねん 月 がつ 標準 ひょうじゅん 化 か 開始 かいし 後 ご 規格 きかく IEEE に提出 ていしゅつ [ 4] 標準 ひょうじゅん 化 か 標準 ひょうじゅん 呼 よ 後 ご 組織 そしき
標準 ひょうじゅん 化 か 社 しゃ 以外 いがい 会社 かいしゃ 登場 とうじょう
オリジナルのVerilog標準 ひょうじゅん 対 たい 不満 ふまん 解消 かいしょう 対 たい 拡張 かくちょう 拡張 かくちょう [ 5] 文 ぶん 対応 たいおう 大 だい 規模 きぼ 設計 せっけい 容易 ようい
やがてOpenVeraやVerisityのE言語 げんご 検証 けんしょう 言語 げんご 登場 とうじょう 種 たね 機能 きのう 盛 も 込 こ 社 しゃ 開発 かいはつ 促 うなが 社 しゃ シノプシス によってその後 ご 買収 ばいしゅう 基本 きほん 部分 ぶぶん 寄贈 きぞう 次 つぎ 標準 ひょうじゅん SystemVerilog とVerilogとに分 わ
言語 げんご 最新 さいしん 素子 そし 回路 かいろ 機能 きのう 記述 きじゅつ 行 おこな 言語 げんご Verilog-A を包含 ほうがん 対応 たいおう Verilog-AMS という。
IEEE 1364-2005[ 6] 規格 きかく 化 か 際 さい 上位 じょうい 互換 ごかん 作 つく
IEEE/IEC 62530-2011 - SystemVerilog – Unified Hardware Design, Specification, and Verification Language
[ 7] 文書 ぶんしょ 一本 いっぽん 化 か
簡単 かんたん 例 れい 以下 いか 示 しめ
module toplevel ( clock , reset );
input clock ;
input reset ;
reg flop1 ;
reg flop2 ;
always @ ( posedge reset or posedge clock )
if ( reset )
begin
flop1 <= 0 ;
flop2 <= 1 ;
end
else
begin
flop1 <= flop2 ;
flop2 <= flop1 ;
end
endmodule
Verilogにおける"<="演算 えんざん 子 こ 普通 ふつう 手続 てつづ 型 がた 言語 げんご 異 こと 記述 きじゅつ 言語 げんご 側面 そくめん 演算 えんざん 子 こ 代入 だいにゅう 文 ぶん 知 し 実行 じっこう 登録 とうろく 代入 だいにゅう 文 ぶん 書 か 順序 じゅんじょ 無関係 むかんけい 必 かなら 同 おな 結果 けっか 生 しょう 値 ね
もう1つの代入 だいにゅう 演算 えんざん 子 こ 代入 だいにゅう 文 ぶん 呼 よ 代入 だいにゅう 行 おこな 代入 だいにゅう 先 さき 値 ね 即座 そくざ 更新 こうしん 上 うえ 例 れい 代 か 演算 えんざん 子 こ 使用 しよう 値 ね 手続 てつづ 型 がた 言語 げんご 値 ね 値 ね 解釈 かいしゃく 結果 けっか 値 ね 冗長 じょうちょう 論理 ろんり 無視 むし
モジュールはキーワードmoduleで始 はじ 後 ご 名前 なまえ 示 しめ 続 つづ 括弧 かっこ 内 ない 端子 たんし 個 こ 端子 たんし 端子 たんし 入出力 にゅうしゅつりょく 方向 ほうこう 中 ちゅう 宣言 せんげん 指定 してい 最後 さいご 終了 しゅうりょう 内 ない 宣言 せんげん 宣言 せんげん 宣言 せんげん 宣言 せんげん 宣言 せんげん 記述 きじゅつ
//
// 表題 ひょうだい 付 づけ 段 だん
//
module Div20x (
// ポート宣言 せんげん 外部 がいぶ 本 ほん 接続 せつぞく 定義 ていぎ
input clock , // クロック
input reset , // リセット（正 せい 論理 ろんり
input cet , // カウンターとTC出力 しゅつりょく
input cep , // カウンターのみのイネーブル
output reg [ size - 1 : 0 ] count , // 束 たば 線 せん 示 しめ 場合 ばあい 幅 はば
// alwaysまたはinitialブロックでドライブする信号 しんごう
// reg型 がた
output tc ); // regと明記 めいき 他 た 信号 しんごう 型 がた
// ポート宣言 せんげん 型 がた 信号 しんごう 宣言 せんげん 省略 しょうりゃく 可能 かのう 省略 しょうりゃく 多 おお
// パラメータ宣言 せんげん
parameter length = 20 ; // カウント段数 だんすう
parameter count_zero = 5 'b00000 ; // 5bit幅 はば 進数 しんすう 表 あらわ
parameter count_one = 5 'b00001 ; // 5bit幅 はば 進数 しんすう 表 あらわ
parameter size = 5 ; // bit幅 はば 基数 きすう 指定 してい 省略 しょうりゃく 進数 しんすう
// always文 ぶん 信号 しんごう 変化 へんか 同期 どうき 並列 へいれつ 実行 じっこう
always @ ( posedge clock or posedge reset ) begin
if ( reset ) begin // 非同期 ひどうき
count <= count_zero ;
end else begin
if ( cet || cep ) begin // イネーブル
if ( count == length - 1 ) begin
count <= count_zero ;
end else begin
count <= count + count_one ;
end
end
end
end
// assign文 ぶん 値 ね 実行 じっこう 中 ちゅう 継続 けいぞく 的 てき 値 ね 与 あずか
assign tc = ( cet && ( count == length - 1 ));
endmodule
ポート宣言 せんげん 宣言 せんげん 形式 けいしき 束 たば 線 せん 多 おお 示 しめ 例 たと 配線 はいせん 本 ほん 節 ぶし 括弧 かっこ 内 ない 信号 しんごう 指定 してい 条件 じょうけん 変化 へんか 実行 じっこう 信号 しんごう 変化 へんか 場合 ばあい 指定 してい 括弧 かっこ 内 ない 信号 しんごう 変化 へんか 場合 ばあい 指定 してい 上記 じょうき 合 あ 型 がた 初期 しょき 化 か 基本 きほん 的 てき デザインパターン である。
ディレイの例 れい 以下 いか 通 とお
...
reg a , b , c , d ;
wire e ;
...
always @( b or e )
begin
a = b & e ;
b = a | b ;
# 5 c = b ;
d = # 6 c ^ e ;
end
上記 じょうき always 節 ふし 使 つか 方 かた 示 しめ 上 うえ 例 れい 含 ふく 要素 ようそ b またはe ）が変化 へんか 節 ぶし 実行 じっこう 変数 へんすう 変化 へんか 即座 そくざ 新 あたら 値 ね a に代入 だいにゅう 代入 だいにゅう 文 ぶん 使用 しよう b にはその代入 だいにゅう 後 ご a の新 あたら 値 ね 用 もち 新 あたら 値 ね 代入 だいにゅう 単位 たんい 時間 じかん 後 のち c にb の値 ね 代入 だいにゅう 同時 どうじ c ^ e の値 ね 計算 けいさん 見 み 保管 ほかん 場所 ばしょ 一時 いちじ 的 てき 保存 ほぞん 単位 たんい 時間 じかん 後 ご 保管 ほかん 値 ね d に代入 だいにゅう
プロセス内 ない 内 ない 操作 そうさ 信号 しんごう reg 型 かた 持 も 必要 ひつよう 外 そと 操作 そうさ 信号 しんごう wire 型 かた 持 も 時 とき 使 つか reg という名前 なまえ 必 かなら 意味 いみ
Verilogにおける定数 ていすう 定義 ていぎ 追加 ついか 幅 はば 基本 きほん 的 てき 構文 こうぶん 次 つぎ
<ビット幅 はば 基数 きすう 表 あらわ 文字 もじ 数字 すうじ
例 れい
12'h123 — 16進数 しんすう 使用 しよう
20'd44 — 10進数 しんすう 使用 しよう 未 み 使用 しよう 桁 けた 付加 ふか 自動 じどう 行 おこな
4'b1010 — 2進数 しんすう 使用 しよう
6'o77 — 8進数 しんすう 使用 しよう 回路 かいろ 合成 ごうせい 可能 かのう 構成 こうせい [ 編集 へんしゅう ]
Verilogのいくつかの文 ぶん 文 ぶん 現実 げんじつ 物理 ぶつり 的 てき 実装 じっそう 言語 げんご 多 おお 機能 きのう 記述 きじゅつ 使用 しよう 以下 いか 示 しめ 例 れい 直接 ちょくせつ 物理 ぶつり 的 てき 対応 たいおう 合成 ごうせい 可能 かのう 言語 げんご 典型 てんけい 的 てき 使用 しよう
// Mux の例 れい 同 おな 動作 どうさ 例 れい 種類 しゅるい 方法 ほうほう 示 しめ
// 1番目 ばんめ 例 れい 連続 れんぞく 束縛 そくばく 使用 しよう
wire out ;
assign out = sel ? a : b ;
// 2番目 ばんめ 例 れい 同 おな 行 おこな 手続 てつづ 的 てき 表現 ひょうげん 使用 しよう
reg out ;
always @( a or b or sel )
begin
case ( sel )
1 'b0 : out = b ;
1 'b1 : out = a ;
endcase
end
// 3番目 ばんめ 例 れい 手続 てつづ 構造 こうぞう 中 なか 文 ぶん 使用 しよう
reg out ;
always @( a or b or sel )
if ( sel )
out = a ;
else
out = b ;
次 つぎ 非常 ひじょう 使 つか 例 れい フリップフロップ である。Verilogでは、D-フリップフロップが最 もっと 簡単 かんたん 記述 きじゅつ 以下 いか
reg q ;
always @( posedge clk )
q <= d ;
例 れい 中 なか 注目 ちゅうもく 重要 じゅうよう 点 てん 代入 だいにゅう 使用 しよう 基本 きほん 的 てき 経験 けいけん 則 そく rule of thumb （英語 えいご 版 ばん 節 ぶし 中 なか posedge またはnegedge 文 ぶん 使用 しよう 場合 ばあい <=使用 しよう 変種 へんしゅ 非同期 ひどうき 機能 きのう 付加 ふか 慣習 かんしゅう 以下 いか 状態 じょうたい 文 ぶん 内 ない 最初 さいしょ 節 ぶし 多 おお
reg q ;
always @( posedge clk or posedge reset )
if ( reset )
q <= 0 ;
else
q <= d ;
Varilogの処理 しょり 宣言 せんげん 方法 ほうほう always キーワードとinitial キーワードという異 こと 方法 ほうほう always キーワードは、自由 じゆう 実行 じっこう 処理 しょり 表 あらわ initial キーワードは、ちょうど1回 かい 実行 じっこう 処理 しょり 表 あらわ 処理 しょり 時刻 じこく 実行 じっこう 開始 かいし 終 お 実行 じっこう always ブロックの場合 ばあい 処理 しょり 最後 さいご 到達 とうたつ 実行 じっこう 再度 さいど 間違 まちが 常 つね 前 まえ 最初 さいしょ 実行 じっこう 実際 じっさい initial ブロックは、1回 かい 目 め 実行 じっこう 時 じ 終了 しゅうりょう 特殊 とくしゅ always -ブロックであると考 かんが
// 例 れい
initial
begin
a = 1 ; // reg a の値 ね 束縛 そくばく
# 1 ; // 1 単位 たんい 時間 じかん 待 ま
b = a ; // reg a の値 ね 値 ね 束縛 そくばく
end
always @( a or b ) // a または b が *変更 へんこう 処理 しょり 行 おこな
begin
if ( a )
c = b ;
else
d = ~ b ;
end // このブロックが終了 しゅうりょう 先頭 せんとう 処理 しょり 再開 さいかい 例 れい
always @( posedge a ) // reg a が low から high に変更 へんこう 実行 じっこう
a <= b ;
上記 じょうき 典型 てんけい 的 てき 使用 しよう 例 れい 更 さら 特徴 とくちょう 的 てき 使用 しよう 例 れい 最 もっと 使 つか 信号 しんごう 強度 きょうど 書 か @(...) なしでalways キーワード使用 しよう 方法 ほうほう 以下 いか 使用 しよう
always
begin // always は時刻 じこく 実行 じっこう 始 はじ 決 けっ 終了 しゅうりょう
clk = 0 ; // clk を 0 にセットする
# 1 ; // 1 単位 たんい 時間 じかん 待 ま
clk = 1 ; // clk を 1 にセットする
# 1 ; // 1 単位 たんい 時間 じかん 待 ま
end // 実行 じっこう 続 つづ 実行 じっこう 再開 さいかい
always キーワードは、C言語 げんご while(1) {..} 構造 こうぞう 同 おな 無限 むげん 振 ふ 舞 ま
もう1つの特徴 とくちょう 的 てき 使用 しよう 例 れい initial キーワードにforever キーワードを追加 ついか
次 つぎ 例 れい 上 うえ always の例 れい 同等 どうとう
initial forever // 時刻 じこく 実行 じっこう 開始 かいし 間 あいだ 処理 しょり 永遠 えいえん 繰 く 替 か
begin
clk = 0 ; // clk を 0 にセットする
# 1 ; // 1 単位 たんい 時間 じかん 待 ま
clk = 1 ; // clk を 1 にセットする
# 1 ; // 1 単位 たんい 時間 じかん 待 ま
end
fork/join のペアは、Verilog内 ない 並列 へいれつ 処理 しょり 作 つく 使 つか 間 あいだ 文 ぶん 実行 じっこう fork に到達 とうたつ 同時 どうじ 実行 じっこう 開始 かいし fork とjoin の間 あいだ 最 もっと 長 なが 時間 じかん 実行 じっこう 文 ぶん 終了 しゅうりょう 後 ご 残 のこ 実行 じっこう 再開 さいかい
initial
fork
$write ( "A" ); // 文字 もじ 出力 しゅつりょく
$write ( "B" ); // 文字 もじ 出力 しゅつりょく
begin
# 1 ; // 1 単位 たんい 時間 じかん 待 ま
$write ( "C" ); // 文字 もじ 出力 しゅつりょく
end
join
上 うえ 書 か 場合 ばあい 出力 しゅつりょく 可能 かのう 性 せい 最初 さいしょ 番目 ばんめ 実行 じっこう 順序 じゅんじょ 実装 じっそう 依存 いぞん 意図 いと 的 てき 順序 じゅんじょ 化 か 偶然 ぐうぜん 競合 きょうごう 状態 じょうたい 起 お 意図 いと 的 てき 非 ひ 決定的 けっていてき 振 ふ 舞 ま 場合 ばあい
VHDLは、Verilogとは違 ちが 複数 ふくすう 動的 どうてき 生成 せいせい [ 8]
Verilogでは、実行 じっこう 順序 じゅんじょ 常 つね 保証 ほしょう 典型 てんけい 的 てき 例 れい 最 もっと 示 しめ 次 つぎ 考 かんが
initial
a = 0 ;
initial
b = a ;
initial
begin
# 1 ;
$display ( "Value a=%d Value of b=%d" , a , b );
end
aおよびbの値 ね 出力 しゅつりょく 値 ね 実行 じっこう 順序 じゅんじょ 場合 ばあい 何 なん 初期 しょき 化 か 値 ね 場合 ばあい 文 ぶん 挟 はさ 代入 だいにゅう 後 のち 実行 じっこう 常 つね 保証 ほしょう
注意 ちゅうい 演算 えんざん 子 こ 優先 ゆうせん 度 ど 順 じゅん 並 なら ない 。
演算 えんざん 種類 しゅるい 演算 えんざん 子 こ 記号 きごう 実行 じっこう 演算 えんざん
ビット操作 そうさ
~
ビット単位 たんい 否定 ひてい
&
ビット単位 たんい
|
ビット単位 たんい
^
ビット単位 たんい
~^ または ^~
ビット単位 たんい
論理 ろんり 演算 えんざん !
NOT
&&
AND
||
OR
リダクション
&
Reduction AND
~&
Reduction NAND
|
Reduction OR
~|
Reduction NOR
^
Reduction XOR
~^ または ^~
Reduction XNOR
数値 すうち 演算 えんざん +
加算 かさん
-
減算 げんざん
-
次 つぎ 値 ね 否定 ひてい
*
乗算 じょうざん
/
除算 じょざん
**
べき乗 じょう
関係 かんけい 演算 えんざん >
大 だい
<
小 しょう
>=
以上 いじょう
<=
以下 いか
==
論理 ろんり 的 てき 等 ひと 値 ち 比較 ひかく 対象 たいしょう 除外 じょがい
!=
論理 ろんり 的 てき 異 こと 値 ち 比較 ひかく 対象 たいしょう 除外 じょがい
===
4値 ち 理論 りろん 等 ひと 値 ち
!==
4値 ち 理論 りろん 異 こと 値 ち
シフト操作 そうさ
>>
論理 ろんり 右 みぎ
<<
論理 ろんり 左 ひだり
>>>
算術 さんじゅつ 右 みぎ
<<<
算術 さんじゅつ 左 ひだり
連結 れんけつ { および }
連結 れんけつ
複製 ふくせい {n{m}}
値 ね 回 かい 複製 ふくせい
条件 じょうけん 分岐 ぶんき ? :
条件 じょうけん 分岐 ぶんき
IEEE 1364標準 ひょうじゅん ハイ・インピーダンス ）、X（論理 ろんり 値 ち 未知 みち 状態 じょうたい 使用 しよう 4値 ち 理論 りろん （英語 えいご 版 ばん 定義 ていぎ 一方 いっぽう 競合 きょうごう 標準 ひょうじゅん IEEE 1164 （英語 えいご 版 ばん 持 も 多値 たち 理論 りろん 定義 ていぎ
システムタスクは、シミュレーション中 ちゅう 単純 たんじゅん 設計 せっけい 測定 そくてい 関数 かんすう 操作 そうさ 利用 りよう $ が接頭 せっとう 辞 じ 定義 ていぎ 関数 かんすう 区別 くべつ 最 もっと 使用 しよう 一覧 いちらん 紹介 しょうかい 完全 かんぜん 注意 ちゅうい
$display — 1行 ぎょう 画面 がめん 表示 ひょうじ 自動 じどう 改行 かいぎょう 文字 もじ 付加 ふか
$write — 1行 ぎょう 画面 がめん 表示 ひょうじ 改行 かいぎょう 文字 もじ 加 くわ
$swrite — 改行 かいぎょう 文字 もじ 無 な 変数 へんすう 行 ぎょう 出力 しゅつりょく
$sscanf — 変数 へんすう 書式 しょしき 指定 してい 文字 もじ 列 れつ 読 よ 込 こ
$fopen — ファイルハンドルを開 ひら 読 よ 込 こ 書 か 込 こ 使用 しよう
$fdisplay — ファイルに1行 ぎょう 書 か 込 こ 自動 じどう 改行 かいぎょう 文字 もじ 付加 ふか
$fwrite — ファイルに1行 ぎょう 書 か 込 こ 改行 かいぎょう 文字 もじ 加 くわ
$fscanf — ファイルから書式 しょしき 指定 してい 文字 もじ 列 れつ 読 よ 込 こ
$fclose — オープンしたファイルハンドルを閉 と 開放 かいほう
$readmemh — 16進数 しんすう 内容 ないよう 配列 はいれつ 読 よ 込 こ
$readmemb — バイナリファイルの内容 ないよう 配列 はいれつ 読 よ 込 こ
$monitor — 何 なん 変更 へんこう 発生 はっせい 時 とき 変数 へんすう 出力 しゅつりょく
$time — 現在 げんざい 時刻 じこく 値 ね
$dumpfile — VCD（Value Change Dump ）フォーマットでの出力 しゅつりょく 名 めい 宣言 せんげん
$dumpvars — 変数 へんすう 有効 ゆうこう
$dumpports — 変数 へんすう 有効 ゆうこう
$random — ランダムな値 ね 返 かえ PLI（Program Language Interface）は、プログラマーに対 たい 言語 げんご 書 か 制御 せいぎょ 移 うつ 可能 かのう 提供 ていきょう 新 あたら Verilog Procedural Interface （英語 えいご 版 ばん 完全 かんぜん 置 お 換 か 公式 こうしき 非 ひ 推奨 すいしょう
PLI（現在 げんざい 利用 りよう テストハーネス 、マイクロプロセッサ の命令 めいれい デバッガ など、C言語 げんご 書 か 他 ほか 連携 れんけい 言語 げんご 関数 かんすう tf_putlongp()およびtf_getlongp()を提供 ていきょう 関数 かんすう 利用 りよう 現在 げんざい 関数 かんすう 引数 ひきすう 値 ね 読 よ 書 か 具体 ぐたい 的 てき tf_putlongp(pin, lower_32, higher_32)は、C言語 げんご 側 がわ higher_32 と lower_32 を、Verilog側 がわ 幅 ぶく 信号 しんごう lower_32 = tf_getlongp(higher_32, pin)は、Verilog側 がわ 幅 ぶく 信号 しんごう 読 よ 出 だ 上位 じょうい 下位 かい 言語 げんご 側 がわ 変数 へんすう higher_32 と lower_32 にそれぞれセットする。
SpyGlass (Synopsys)
Leda (Synopsys)
ALINT (Aldec)
Accent lint (Real Intent)
^ “Genetic circuit design automation” . Science 352 (6281): aac7341. (2016). doi :10.1126/science.aac7341 . PMID 27034378 . http://science.sciencemag.org/content/352/6281/aac7341 . ^ 1364-1995 IEEE Standard Hardware Description Language Based on the Verilog(R) Hardware Description Language ^ 1364-2001 IEEE Standard Verilog Hardware Description Language ^ 1364-2005 IEEE Standard for Verilog Hardware Description Language ^ http://standards.ieee.org/findstds/standard/62530-2011.html ^ Cummings, Clifford E. (2003年 ねん SystemVerilog — Is This The Merging of Verilog & VHDL? ” (PDF). SNUG Boston 2003. 2018年 ねん 月 がつ 日 にち 閲覧 えつらん
E.Sternheim/R.Singh/R.Madhavan/Y.Trivedi 著 ちょ 井上 いのうえ 博史 ひろふみ 鈴木 すずき 隆 たかし 訳 やく 設計 せっけい CQ出版 しゅっぱん 社 しゃ 、1994,1995。ISBN 4-7898-3216-3 。 Thomas, Donald E.; Moorby, Philip R. (1996). The Verilog Hardware Description Language, THIRD EDITION . KLUWER ACADEMIC PUBLISHER. ISBN 0-7923-9723-1 『インターフェース』1993年 ねん 月 がつ 号 ごう CQ出版 しゅっぱん 社 しゃ 、1993年 ねん
