静せい态时序じょ分析ぶんせき

静せい态时序じょ分析ぶんせき（英語えいご：Static Timing Analysis, STA），或ある称しょう静せい态时序じょ验证，是ぜ电子工程こうてい中ちゅう，对数字すうじ电路的てき时序进行计算、预计的てき工作こうさく流りゅう程ほど，该流程ほど不ふ需要じゅよう通どおり过输入にゅう激励げきれい的てき方式ほうしき进行仿真。

传统上じょう，人にん们常常つね将しょう工作こうさく时钟频率作さく为高性能せいのう的てき集成しゅうせい电路的てき特性とくせい之の一いち。为了测试电路在ざい指定してい速そく率りつ下か运行的てき能力のうりょく，人にん们需要よう在ざい设计过程中ちゅう测量电路在ざい不同ふどう工作こうさく阶段的てき延のべ迟。此外，在ざい不同ふどう的てき设计阶段（例れい如逻辑综合、布ぬの局きょく、布ぬの线以及一些后续阶段）需要じゅよう对时间优化か程ほど序じょ内部ないぶ进行延のべ迟计算さん（Delay calculation）。尽つき管かん可か以通过严格かく的てきSPICE电路仿真来らい进行此类时间测量，但ただし是ぜ这种方法ほうほう在ざい实用中ちゅう耗费大量たいりょう时间。静せい态时序じょ分析ぶんせき在ざい电路时序快速かいそく、准じゅん确的测量中ちゅう扮ふん演えんじ了りょう重要じゅうよう角かく色しょく。静せい态时序じょ分析ぶんせき能のう够更快速かいそく地ち完成かんせい任にん务，是ぜ因いん为它使用しよう了りょう简化的てき模型もけい，而且它有限げん地ち考こう虑了信号しんごう之の间的逻辑互动。静せい态时序じょ分析ぶんせき在ざい最近さいきん几十じゅう年ねん中ちゅう，成なり为了相しょう关设计领域いき中ちゅう的てき主要しゅよう技わざ术方法ほう。

静せい态时序じょ分析ぶんせき的てき最早もはや描述之の一いち是ぜ基もと于1966年ねん的てき計畫けいかく評ひょう核かく術じゅつ。它的一些更现代的版本和算法则出现于1980年代ねんだい前期ぜんき。

目的もくてき

在ざい一いち个同どう步ふ数字すうじ系けい统中ちゅう，数すう据すえ的てき流りゅう动应当とう以一致的步伐进行，即そく定時ていじ器き訊號每まい改あらため变一いち次じ，数かず据すえ能のう够改变一いち次じ。这种运作方式ほうしき是ぜ通どおり过同步ふ的てき数字すうじ电路器き件けん，例れい如触さわ发器或ある锁存器き来らい实现的てき，这类器き件けん以时钟信号ごう为指示しじ将はた其输入にゅう端はし的てき数すう据すえ复制到いた其输出端では。在ざい同どう步ふ电路中ちゅう，只ただ存在そんざい两种时序错误：

• 保持ほじ时间违例：时钟信号しんごう有效ゆうこう变化之の后きさき，如果输入信号しんごう没ぼつ能のう保持ほじ足あし够长的てき时间，数すう据すえ将はた不能ふのう在ざい下した一个时钟信号变化时被记录下来；
• 建立こんりゅう时间违例：时钟信号しんごう有效ゆうこう变化之の前まえ，如果输入信号しんごう没ぼつ能のう保持ほじ足あし够长的てき时间，数すう据すえ将はた不能ふのう在ざい那な个时钟信号ごう变化时被记录下か来らい。

电路所しょ需信号ごう可能かのう在ざい不同ふどう的てき时间到来とうらい，其原そのはら因いん可能かのう是ぜ输入数すう据すえ本身ほんみ产生的てき时间不同ふどう，或ある是ぜ电路进行了りょう不同ふどう的てき操作そうさ，器うつわ件けん温度おんど和わ偏へん置おけ电压不同ふどう，也可能かのう是ぜ因いん为电路ろ中ちゅう不同ふどう部分ぶぶん的てき制せい造づくり工こう艺不同ふどう。采さい用よう硬かた件けん描述语言进行设计时，使用しよう不同ふどう语言结构，例れい如if或ある者ものcase来らい表示ひょうじ看み似に相しょう同どう的てき功こう能のう，逻辑综合后きさき硬かた件けん的てき时序很可能かのう不同ふどう。静せい态时序じょ分析ぶんせき的てき主要しゅよう目的もくてき是ぜ在ざい上述じょうじゅつ可能かのう的てき电路偏へん移うつり情じょう况存在そんざい的てき情じょう况下，验证所有しょゆう信号しんごう能のう够准时到达，并保证电路ろ的てき正常せいじょう功こう能のう。

静せい态时序じょ分析ぶんせき可か以检查电路ろ中ちゅう各かく条じょう路ろ径みち诸如毛げ刺とげ、延のべ迟路径みち和わ时钟偏へん移うつり等とう问题。

概念がいねん定てい义

• 关键路ろ径みち被ひ定てい义为从输入にゅう端はし到いた达输出端では所しょ经历的てき最大さいだい延のべ迟路径みち。一旦电路时序通过下面所述的方法进行计算，关键路ろ径みち可か以很容易ようい地ち通どおり过追溯さかのぼ的てき方法ほうほう被ひ找到。

• 到いた达时间是ぜ指ゆび信号しんごう到いた达电路ろ指定してい位置いち所しょ需要じゅよう经历的てき时间。一般将时钟信号的到达时间作为参考时间，或ある零れい时刻。为了计算到いた达时间，需要じゅよう进行该路径みち上じょう所有しょゆう组件的てき延のべ迟计算さん。到いた达时间通常つうじょう涉わたる及一对数据すえ，即そく信号しんごう改あらため变后可能かのう的てき最早もはや到いた达时间以及最晚ばん的てき到いた达时间。

• 另一个有用的概念是需求时间，它是指ゆび信号しんごう能のう够到达而不ふ至いたり于使整体せいたい电路违背时序的てき设计要求ようきゅう。

• 与あずか连接有ゆう关的松まつ弛たゆ量りょう是ぜ指ゆび所しょ需时间与到いた达时间之间的差さ值。 节点处一个正的てき松まつ弛たゆ量りょう表示ひょうじ此处的てき到いた达时间可以再增加ぞうか松まつ弛たゆ量りょう表示ひょうじ的てき时间，仍然不ふ会かい影かげ响电路ろ的てき总体延のべ迟情况。相反あいはん的てき，负的松まつ弛たゆ量りょう则表示ひょうじ路ろ径みち上じょう的てき传输过慢，此路径みち的てき传输速そく率りつ必须提ひさげ高だか，否いや则由它组成なり的てき整体せいたい电路不能ふのう够以预期的てき速そく率りつ运行。

最さい突出とっしゅつ的てき静せい态时序じょ分析ぶんせき技わざ术

静せい态时序じょ分析ぶんせき中ちゅう的てき“静せい态”一いち词，暗示あんじ了りょう这种时序分析ぶんせき是ぜ一种与输入激励无关的方式进行的，并且其目的もくてき是ぜ通どおり过遍历所有しょゆう传输路ろ径みち，寻找所有しょゆう输入组合下か电路的てき最さい坏延迟情况。这种方法ほうほう的てき计算效率こうりつ使し得とく它有着ぎ广泛的てき应用，尽つき管かん它也存在そんざい一いち些限制せい。一种被称为PERT的てき方法ほうほう在ざい静せい态时序じょ分析ぶんせき中ちゅう使用しよう较为普遍ふへん。事こと实上，PERT这个称呼しょうこ是ぜ一いち种错误用法ほう，在ざい许多有ゆう关静态时序じょ分析ぶんせき的てき文献ぶんけん中ちゅう，所しょ谓的PERT方法ほうほう是ぜ指ゆび关键路ろ径みち法ほう，它在许多项目管理かんり中ちゅう被ひ应用。虽然基もと于关键路径みち的てき方法ほうほう在ざい目前もくぜん占うらない据すえ优势，但ただし是ぜ其他方法ほうほう，例れい如深度しんど优先搜索そうさく方法ほうほう，同どう样被一些时序分析器所使用。

接せっ口こう时序分析ぶんせき

在ざい芯しん片へん设计中ちゅう，许多常つね见的问题都と与あずか设计中ちゅう不同ふどう组件接せっ口こう的てき时序有ゆう关。这些问题的てき产生通常つうじょう是ぜ由よし于许多た因いん素もと，包括ほうかつ仿真模も式しき不ふ完かん善ぜん、验证接せっ口こう时序的てき测试情じょう形がた考こう虑不全面ぜんめん、要求ようきゅう同どう步ふ化か、接せっ口こう描述有ゆう误以及设计者对于黑くろ盒组件けん内部ないぶ了解りょうかい不ふ够等。有ゆう一いち些专用よう的てき计算机つくえ辅助设计工具こうぐ被ひ设计用よう来らい分析ぶんせき接せっ口こう时序，正せい如另外がい一些专用工具被用来验证接口的功能与设计是否相符。

统计静せい态时序じょ分析ぶんせき

统计静せい态时序じょ分析ぶんせき（Statistical Static timing analysis, SSTA）对于处理集成しゅうせい电路中ちゅう复杂过程、环境变量正ただし在ざい变得越来ごえく越えつ重要じゅうよう。

相あい关条目め

• 标准延のべ迟格式しき
• 集成しゅうせい电路设计
• 动态时序验证

延伸えんしん阅读

Online Timing diagram editor with static timing analysis

参考さんこう文献ぶんけん

• Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 0-8493-3096-3 A survey of the field. This article was derived from Volume II, Chapter 8, 'Static Timing Analysis' by Sachin Sapatnekar, with permission.
• Static Timing Analysis for Nanometer Designs, by R. Chadha and J. Bhasker, ISBN 978-0-387-93819-6, Springer, 2009.