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逻辑综合

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ざい集成しゅうせい电路设计なか邏輯合成ごうせい英語えいごlogic synthesisしょ设计数字すうじ电路まとだか抽象ちゅうしょう级描じゅつ,经过ぬの尔函すう简、优化きさき,转换到てき逻辑门级别てき电路连线网表てき过程。

がいじゅつ

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通常つうじょう,逻辑综合てきしんいきらいみなもとただしかたけん描述语言——主要しゅようVHDLVerilogひとし,设计じん通常つうじょう使用しようかたけん描述语言らい进行电路てきだか抽象ちゅうしょう通常つうじょう数字すうじ电路よせそん传输级まとすうすえくだり为)描述数字すうじ电路てき逻辑こうのう,这样们可以把さら精力せいりょく投入とうにゅうこうのう方面ほうめんてき设计,而避めんざい一开始就研究可能极其复杂的电路连线。

しか而,从电てきだか抽象ちゅうしょう描述いた实际连线网表,并不いち项简单的工作こうさくざい以前いぜん,这需よう设计じん完成かんせい逻辑函数かんすうてき建立こんりゅう、简化、绘制逻辑门网ひょうとう诸多骤。ずい电路てき集成しゅうせい规模越来ごえくえつだい人工じんこう进行逻辑综合变成りょう一项十分繁琐的任务。

ずい电子设计动化てき发展,逻辑综合这一步骤可以由计算机工具辅助完成。ただしゆかり于自动化逻辑综合工具こうぐ并不总能够产せいさい优化てき逻辑门网ひょういん人工じんこうてき介入かいにゅう仍然不可缺ふかけつすくなぼう些工のう够在编程逻辑けん,如编程阵列逻辑Programmable Array Logic, PAL现场编程逻辑门阵れつField Programmable Gate Array, FPGAじょう生成せいせいかずすえりゅう过程,而另一些工具则可以生产专用集成しゅうせい电路。逻辑综合电子设计动化てきいち个重よう方面ほうめん

历史

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逻辑综合てき发展以追さかのぼいた乔治·ぬの(1815-1864)对逻辑代数だいすうてき研究けんきゅう(逻辑代数だいすう现在也被しょう为“ぬの尔代すう”)。1938ねんかつ劳德·展示てんじりょう如何いか使用しよう逻辑代数だいすうらい描述电路开关きり换的过程。[1]ざい早期そうき,逻辑设计牵涉りょう对真值表てき处理(如利用りよう卡诺图)。つう过将一系列规则将卡诺图上的某些项进行合并,以得いた最小さいしょうてき逻辑,そく逻辑しき以得いた简化。人工じんこう进行上述じょうじゅつてき操作そうさ以处于四到六个变量的卡诺图。ただし以图がた表示ひょうじてき卡诺图不适合算法さんぽうてき导出,いん此人们需よう研究けんきゅう代数だいすう形式けいしきてき逻辑简算ほう[2]:189

对逻辑最小さいしょう进行动化てき第一步だいいっぽ引入奎因-むぎかつひしげ斯基算法さんぽう,它可以在计算机上きじょう执行。进行逻辑简化てき目的もくてきいた使用しよう最少さいしょう数量すうりょうてき逻辑けん,并精确地对表达原始げんし逻辑しきてき义。ひと们可以使用しよう卡诺图来完成かんせい变量较少てき逻辑函数かんすうてき简。现在,Espresso启发しき逻辑简化Espresso heuristic logic minimizerなり为了完成かんせい这一过程更有效的工具。早期そうき数字すうじ逻辑てき另一个研究领域是对有限ゆうげんじょう态机てき简化编码,这一工作对于当时的设计者来说并不是件容易的工作。逻辑综合てき应用だい数字すうじ计算つくえ设计しょう关。IBM贝尔实验しつざい逻辑综合动化工具こうぐ发展てき早期そうきふんえんじりょう关键てきかくしょく。从分立ぶんりつてき逻辑门到编程逻辑阵列Programmable logic arrays, PLA)促进りょうだか效率こうりつてき两级逻辑最小さいしょうてき发展,这是よし于两级描じゅつちゅうてき最小さいしょう过程以减しょう编程逻辑阵列てきめん积。

しか而,两级てき逻辑电路ざいちょうだい规模集成しゅうせい电路なかてき重要じゅうよう程度ていど受到げんせいだい多数たすうてき设计しゃ使用しよう级逻辑。实际じょう况是,几乎所有しょゆう电路てきよせそん传输级Register-transfer level, RTL)描述ある他行たぎょう为级描述级的。早期そうきIBMてきLSS曾被ようらい设计级电。它使ようりょう局部きょくぶてき变形らい简化逻辑。LSS以及Yorktown Silicon编译けい统在1980年代ねんだい促进りょう逻辑综合てき研究けんきゅう进程。一些大学将这些研究领域公开,其中加州かしゅう大学だいがくはく克利かつとし分校ぶんこうてきSIS、[3]加州かしゅう大学だいがくらくすぎ矶分こうてきRASP[4]以及罗拉大学だいがくはく尔德分校ぶんこうてきBOLD[5]さい为知めいざい十几年的时间内,逻辑综合わざ术迅そく转变なる场上销售てき电子设计动化产品。

ずい集成しゅうせい电路てき规模てき不断ふだん增大ぞうだい,逻辑综合工具こうぐてき重要じゅうようせいえきとつ显。くびさきゆかり于电じゅうふん复杂,过去适合しょう规模、ちゅう规模集成しゅうせい电路てきわざ术方ほうさい具有ぐゆう效率こうりつてき优势,此外,ざいふか亚微まい级的超大ちょうだい规模集成しゅうせい电路ちゅうもとけんてき互连のべ迟变とくじゅうふん复杂,ただし这一情况对于电路的正常工作十分重要,现代てきかたけん描述语言逻辑综合、物理ぶつり设计工具こうぐ以很好地こうち处理这些问题。[6]:211しょうさき进的かたけん描述语言、逻辑仿真、逻辑综合とう工具こうぐ配合はいごう使用しよう以提だか设计工作こうさくてき效率こうりつじゅん程度ていど

逻辑もとけん

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だいいちはい值表;だいはい:逻辑门;だいさんはいとく·De Morganとうこうだいよんはい:维恩图(注意ちゅうい图中てき电路もとけん符号ふごう为美こく国家こっか标准协会(ANSI)かず电气电子工程こうてい学会がっかい(IEEE)てき标准用法ようほう

ざい标准てき设计りゅうほどちゅう,逻辑设计电子电路てきこうのう设计Functional design)转换到以逻辑、算数さんすう以及ひかえせいりゅうほどてき表示ひょうじ形式けいしき。这一步骤的成果通常是一个よせそん传输级描述。逻辑设计きさきてきいち电路设计ざい现代てき电子设计动化なか,逻辑设计以通过使用しようもと于行为级描述てきこう合成ごうせい工具こうぐ完成かんせい[7]

逻辑こうのうもとけん通常つうじょうよしあずかある、异或、あずかひとし逻辑门组成,它们ざい数字すうじ电路ちゅうさい基本きほんてき电路もとけん使用しよう这些逻辑もとけん以实现运さんとうこうのう。诸如加法かほう乘法じょうほうBinary multiplierみやこただしよし基本きほんてき逻辑もとけん构成てき

ざい逻辑综合まえ,设计じん通常つうじょう使用しようだか抽象ちゅうしょうてきかたけん描述语言,这通常つうじょうわたる及所使用しようてき具体ぐたいけんこう艺。逻辑综合过程しょうだか抽象ちゅうしょうてき描述あずか具体ぐたいてきけんこう艺结あいおこりらい。逻辑综合公司こうしかたけん厂商通常つうじょう进行合作がっさくきさきしゃもと础元けん(如各种逻辑门)てきかたけん描述语言进行预定义,附加ふかざい逻辑综合工具こうぐさと,这些预定义包含ほうがんりょうもと础元けんてきこうのう、时序とう方面ほうめんてきしんいき。这些しんいきてき集合しゅうごうさけべ做“こう艺库”。ゆうてき时候,けい提供ていきょうてきこう艺库并不さい优化てき,设计じん员需よう自己じこ完成かんせいぼう特定とくていこう艺库てきてい义。

こう级综ごうあるくだり为级てき描述

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为了ひさげだか设计じん员的工作こうさく效率こうりつにん们致りょく于电てきぎょう为级描述てき研究けんきゅう,并在2004ねん推出りょうくび款商ようかい决方あん[8]这些工具こうぐ以用らい设计复杂てき专用集成しゅうせい电路现场编程逻辑门阵れつ应用。这些工具こうぐ以在C层次いたよせそん传输级之间自动工作こうさくもちいらい实现门级别的设计。[8]如今,こう级综あい,也被しょう为行为级综合,主要しゅようゆび从高级语げんれいC语言ひとしらい实现逻辑电路てき合成ごうせい,而逻辑综あい则特ゆび从电てき结构、逻辑こうのうこうよせそん传输级的转换。

つきかん动化逻辑综合工具こうぐやめ经有一定いっていてき发展,ただし该技术仍しかゆうかん善之よしゆき处。かたけん描述语言ただゆう一部分子集能够被正确转化,它们しょう为“综合てき”。[9]

层次逻辑てき优化

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具有ぐゆう实用逻辑こうのうてき电路通常つうじょう使用しようりょう层次てき逻辑网络。现代てき电路综合工具こうぐ以读取、识别よせそん传输级的かたけん描述语言だい码,构建对应てき层次逻辑电路网络。过有てき时候,两个电路虽然のう够实现基本きほんしょうどうてき逻辑こうのうただしよし于二者代码不尽相同,其中一个综合生成的门级网表可能远比另一个复杂。れい如,ざいVerilogさと,设计じん员如はて指名しめいこうりょうよせそんてき宽,么逻辑综あい产生てき网表かいゆびあかり宽的じょう况庞だいとく[6]:204另外,如果if-else语句结构ぼつゆうゆびあかり所有しょゆう可能かのう现的じょう况,虽然ざいこうのう验证时不かい现问题,ただし逻辑综合こう具有ぐゆう可能かのう认为设计じん员在てい义一个电平敏感的锁存器。[6]:219这就需要じゅよう设计じん掌握しょうあく一定的硬件描述语言编程技巧,并使よう良好りょうこうてきだい码风かく

せっらい,综合工具こうぐかい使用しよう对设计者らい不可ふか见的わざ术方ほうはた这个逻辑电路网络进行优化。优化てき内容ないようざい此阶だんさい一些与具体半导体器件工艺无关的计算机技术,らい简化逻辑函数かんすう,从而让所ようてき逻辑门数减少,并满あし一定いっていてき时序、めん积、こう要求ようきゅう。这一步所完成的任务和人工利用卡诺图简逻辑函すうてき目的もくてき一致いっち过自动化てき逻辑综合工具こうぐだいだいくだていりょう人工じんこう操作そうさてき难度错误りつ

さいきさき,优化过后てき逻辑门网ひょうはた进一步接受各种验证,证其こうのう符合ふごう设计じん员的预期。しかきさき,网表はたおく集成しゅうせい电路かたけん厂商,ざいさとわざ术人员将さいようけんあずか具体ぐたいけんこう艺相关的わざ术,すえ逻辑门网ひょうせいづくり实的电路,如专用集成しゅうせい电路

参考さんこう文献ぶんけん

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  • Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 978-0-8493-3096-4 A survey of the field of Electronic design automation. The above summary was derived, with permission, from Volume 2, Chapter 2, Logic Synthesis by Sunil Khatri and Narendra Shenoy.
  • A Consistent Approach in Logic Synthesis for FPGA Architectures, by Burgun Luc, Greiner Alain, and Prado Lopes Eudes, Proceedings of the international Conference on Asic (ASICON), Pekin, October 1994, pp. 104–107.
  1. ^ Claude Shannon. New York University. [2012-07-09]. (原始げんし内容ないようそん于2020-04-08). 
  2. ^ Stephen Brown, Zvonko Vranesic. Fundamentals of Digital Logic with Verilog Design. McGraw-Hill Education. 2002. ISBN 0-07-283878-7. 
  3. ^ SIS: A System for Sequential Circuit Synthesis. EECS, College of Engineering, UC Berkeley. [2012-07-09]. (原始げんし内容ないようそん于2021-02-25). 
  4. ^ RASP: FPGA/CPLD Technology Mapping and Synthesis Package. UCLA. [2012-07-09]. (原始げんし内容ないようそん于2021-02-25). 
  5. ^ 1966 - Computer Aided Design Tools Developed for ICs. Computer History Museum. [2012-07-09]. (原始げんし内容ないようそん于2015-12-22). 
  6. ^ 6.0 6.1 6.2 Samir Palnitkar. Verilog HDL: A Guilde to Digital Design and Synthesis. 电子こう出版しゅっぱんしゃ. ISBN 7-121-00468-2. 
  7. ^ Naveed A. Sherwani. Algorithms for VLSI physical design automation 3rd. Kluwer Academic Publishers. 1999: 4. ISBN 978-0-7923-8393-2. 
  8. ^ 8.0 8.1 EETimes: High-level synthesis rollouts enable ESL[失效しっこう連結れんけつ]
  9. ^ Donald E. Thomas, Philip R. Moorby. かたけん描述语言Verilog(だいよんはん)(英文えいぶんめい:The Verilog Hardware Description Language (Fouth Edition)). きよし华大がく出版しゅっぱんしゃ. 2001: 168. ISBN 7-900635-36-X. 

延伸えんしん阅读

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あい关条

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