(Translated by https://www.hiragana.jp/)
三維晶片 - 维基百科，自由的百科全书 跳とべ转到内容ないよう

三さん維晶片へん

维基百科ひゃっか，自由じゆう的てき百科ひゃっか全ぜん书

3D IC是これ將はた多た顆晶片へん進行しんこう三さん維空間あいだ垂直すいちょく整合せいごう，以因應おう半導體はんどうたい製せい程ほど受到電子でんし及材料りょう的てき物理ぶつり極限きょくげん。 半導體はんどうたい行ぎょう業ぎょう追求ついきゅう這個有ゆう前途ぜんと的てき技術ぎじゅつ，在ざい許多きょた不同ふどう的てき形式けいしき，但ただし它尚未み被ひ廣こう泛使用しよう，因いん此，定義ていぎ還かえ是ぜ有ゆう點てん不ふ固定こてい。

3D ICs 對決たいけつ 3D 封ふう裝そう[编辑]

3D 積せき體たい電路でんろ封ふう裝そう是ぜ指ゆび堆うずたか疊たたみ不同ふどう的てき晶あきら片かた成なり為ため一個單一的封裝以節省空間，被ひ稱しょう為ためSiP或ある Chip Stack MCM, 並なみ未み整合せいごう進入しんにゅう單一たんいつ的てき電路でんろ內。晶あきら片かた與あずか晶あきら片へん之の間あいだ的てき溝みぞ通どおり方式ほうしき則そく採用さいようoff-chip 訊號，彷彿ほうふつ他た們被安置あんち（mounted）在ざい一いち個こ正常せいじょう的てき電路でんろ板ばん。相反あいはん地ち，3D IC是ぜ一いち種しゅ單一たんいつ晶あきら片へん，使用しよう芯しん片上かたがみ的てき信號しんごう層そう上じょう的てき所有しょゆう組ぐみ件けん，無論むろん是ぜ垂直すいちょく或ある水平すいへい。

著名ちょめい的てき晶あきら片へん[编辑]

目前もくぜん世界せかい各國かっこく在ざい3DIC的てき研とぎ發はつ上じょう多た處しょ於先期き發展はってん階段かいだん，尚なお未成みせい為ため成熟せいじゅく之の技術ぎじゅつ。2004年ねん, Intel曾展示てんじ過か3D版本はんぽん的てきPentium 4 處理しょり器き。[1]目前もくぜん業界ぎょうかい在ざい三さん維晶片へん會かい用よう矽穿孔せんこう（TSV）的てき方式ほうしき在ざい垂直すいちょく方向ほうこう實現じつげん相互そうご連接れんせつ。芯しん片へん製造せいぞう模も具ぐ，採用さいよう面めん對面たいめん堆積たいせき，允許いんきょ通過つうか結構けっこう的てき密度みつど。背面はいめんTSV技術ぎじゅつ用よう於IO和わ電源でんげん。對たい於的3D平面へいめん佈置圖ず，設計せっけい人員じんいん手動しゅどう安やす排はい每ごと個こ芯しん片へん中ちゅう的てき功こう能のう塊かたまり，以降いこう低てい功こう耗和性能せいのう改あらため進しん。允許いんきょ分ぶん拆大型がた和わ高だか功こう率りつ模も塊かたまり和かず精きよし心こころ重じゅう排はい，以限制せい熱ねつ的てき熱ねつ點てん。與あずか2D相しょう比ひ, 3D設計せっけい提供ていきょう了りょう15％的てき性能せいのう提ひさげ升ます（由ゆかり於以消しょう除じょ管かん道どう階段かいだん）和わ15％的てき節ふし能のう（由ゆかり於中繼ちゅうけい器き，以消除じょ和わ減少げんしょう佈線）。

2007年ねんIntel 推出 Teraflops Research Chip，是ぜ一いち個こ實驗じっけん性せい的てき80-core設計せっけい的てき堆うずたか疊たたみ式しき記憶きおく體たい（stacked memory）。由よし於對內存頻しき寬ひろし（memory bandwidth）的てき高度こうど需求，傳統でんとう的てきIO方法ほうほう將しょう消耗しょうもう10～25W。[2]英えい特とく爾なんじ設計せっけい實現じつげん了りょう一いち個こ基もと於TSV 的てき內存匯流排はい（memory bus）。每まい個こ核心かくしん都と被ひ連接れんせつ到いた一いち個こmemory tile的てきSRAM模も的てき鏈接，提供ていきょう12 GB/s的てき頻しき寬ひろし，總そう頻しき寬ひろし的てき1 TB/s，同時どうじ僅消耗しょうもう2.2W。

2008年ねん在ざい羅ら切きり斯特大學だいがく的てき學術がくじゅつ單位たんい，伊比いび·弗どる里さと德とく曼（Eby Friedman）教授きょうじゅ和わ他た的てき學生がくせい實現じつげん了りょう3D處理しょり器き。該芯片へん在ざい1.4 GHz的てき運行うんこう，並なみ且它被ひ設計せっけい為ため優ゆう化か的てき垂直すいちょく方向ほうこう處理しょり之の間あいだ的てき層そう疊たたみ芯しん片へん給きゅう出で的てき3D處理しょり器き能力のうりょく，傳統でんとう的てき一層狀芯片無法達到。[3]的てき一個挑戰是在製造的三維芯片使所有層的工作和諧，從したがえ一層到一塊的信息，會かい干ひ擾沒有ゆう任にん何なん障礙しょうがい。[4]

2012年ねん的てきISSCC大會たいかい上じょう展示てんじ兩りょう組くみ 3D-IC-based multi-core 使用しよう GlobalFoundries' 130 nm 製せい程ほど and Tezzazon's FaStack 技術ぎじゅつ. 3D-MAPS[5]是ぜ一いち個こ在ざい喬たかし治おさむ亞あ理工りこう學院がくいん電氣でんき和わ計算けいさん機き工程こうてい學院がくいん的てき研究けんきゅう人員じんいん從したがえ一いち個こ實現じつげん與あずか64個こ自じ定義ていぎ的てき核心かくしん邏輯芯しん片へん堆うずたか疊たたみ。第だい二架原型機部在美國密歇根大學電氣工程和計算機科學叫 Centip3De，近きん閾值設計せっけい的てきARM Cortex-M3內核的てき基礎きそ上じょう。

現今げんこん三維晶片堆疊的量產仍有很大的困難，包括ほうかつTSV本身ほんみ的てき製せい程ほど成本なりもと就很大だい，目前もくぜん只ただ有ゆうCMOS影像えいぞう感かん測はか器うつわ還かえ有ゆうMEMS真正しんしょう進入しんにゅう商品しょうひん化か。再さい者しゃ利用りよう晶あきら片かた穿孔せんこう，矽晶面積めんせき也會造成ぞうせい損耗そんこう，還かえ有ゆう散ち熱ねつ也是一いち大だい挑戰ちょうせん。

製造せいぞう技術ぎじゅつ[编辑]

截至2008年ねん建立こんりゅう一いち個こ3D IC主要しゅよう有ゆう四よん種しゅ方式ほうしき：

單體たんたい（Monolithic）
電子でんし元もと件けん和わ它們的てき連接れんせつ（佈線）是ぜ建立こんりゅう在ざい一個單一的半導體晶片，然しか後ご將はた其切成なり更さら小しょう的てき晶あきら粒つぶ（diced（英えい语：wafer dicing））到いた3D集成しゅうせい電路でんろ層そう。只ただ有ゆう一いち個こ襯底（substrate），因いん此不需要じゅよう用よう於對準じゅん（aligning）、變へん薄うす（thinning）、粘ねば接せっ（bonding），或ある穿ほじ透とおる矽通孔あな（硅穿孔せんこう）。最近さいきん的てき一項突破克服的兩相分割晶體管（transistor fabrication）製造せいぞう工藝こうげい溫度おんど的てき限きり制せい。高溫こうおん相しょう層そう轉移てんい之の前ぜん完成かんせい遵循層そう轉移てんい使用しよう離はなれ子こ切きり割わり，也被稱しょう為ため層そう次じ轉移てんい（layer transfer），生產せいさんSOI晶あきら圓えん（SOI wafers）在ざい過去かこ的てき二に十年裡一直佔主導地位的方法。多重たじゅう薄膜うすまく幾いく乎無缺陷けっかん的てき矽層（10s–100s nanometer scale）可か以創建そうけん通過つうか利用りよう低溫ていおん（小しょう於40℃）鍵かぎ和わ切きり割わり技術ぎじゅつ，並なみ放置ほうち在ざい頂いただき部ぶ的てき有ゆう源みなもと晶あきら體からだ管かん電路でんろ。按照敲定晶あきら體からだ管かん使用しよう的てき蝕刻和わ沉積的てき過程かてい。這種單たん片へん3D-IC技術ぎじゅつ已やめ經けい在ざい斯坦福ぶく大學だいがく的てき研究けんきゅうDARPA資し助すけ的てき贈おく款。
Wafer-on-Wafer
電子でんし元もと件けん建立こんりゅう在ざい兩個りゃんこ或ある兩個りゃんこ以上いじょう的てき半導體はんどうたい晶あきら片へん，然しか後ご對たい準じゅん、粘ねば合ごう，並なみ切きり粒つぶ成なり3D集成しゅうせい電路でんろ。每まい個こ晶あきら片かた可か以減薄うす粘ねば接せっ之の前まえ或ある之これ後ご。垂直すいちょく連接れんせつ可か以是內嵌到いた粘ねば接せっ前まえ的てき晶あきら片へん或ある其他人たにん創建そうけん的てき接合せつごう後ご的てきstack。 這些穿透とおる矽通孔あな（TSV）技術ぎじゅつ，通過つうか在ざい矽襯底そこ（silicon substrate）之の間あいだ的てき有ゆう源げん層そう之の間あいだ和わ/或ある一個有源層和一個外部焊盤。晶あきら圓えん對たい晶あきら圓えん鍵かぎ合あい，可か以減少げんしょう產さん量りょう，因いん為ため如果在ざい3D IC 1的てきN芯しん片へん是ぜ有ゆう缺陷けっかん的てき，整せい個こ3D IC將はた有ゆう缺陷けっかん。此外，晶あきら片かた必須ひっす是ぜ相しょう同どう的てき大小だいしょう，但ただし許多きょた外來がいらい的てき材料ざいりょう（例れい如，III-V族ぞく）小しょう得とく多比たびCMOS邏輯或あるDRAM（通常つうじょう為ため300毫米）的てき晶あきら片上かたがみ製造せいぞう的てき，複雜ふくざつ的てき異い構集成しゅうせい。
Die-on-Wafer
電子でんし元もと器うつわ件けん內置上じょう兩個りゃんこ半導體はんどうたい晶あきら圓えん。One wafer is diced;一種晶片的單片化的dice是ぜ對たい齊ひとし的てき，到いた模も具ぐ網もう站的第だい二に晶あきら片かた接合せつごう。在ざい晶あきら圓上えんじょう的てき晶あきら片へん的てき方法ほうほう，進行しんこう細ほそ化か和わTSV創建そうけん之の前まえ或ある之これ後ご接合せつごう。可か以添加てんか額がく外的がいてきdice切せつな割わり之の前まえ的てきstack。[6]
Die-on-Die
電子でんし組ぐみ件けん構建多た個こdice，然しか後ご可か以對準じゅん與あずか接合せつごう(aligned and bonded)。細ほそ化か(Thinning)和かずTSV創建そうけん可能かのう會かい之の前まえ或ある之これ後ご完成かんせい粘ねば接せっ。die-on-die的てき一大優勢是可以先測試每個組件模具，如此一來即便是不佳的die也不會かい破壞はかい整せい個こstack。[7]此外，每まい個こ晶あきら片かた在ざい3D IC可か以預先さき分ぶん級きゅう（binned beforehand），使つかい他た們能進行しんこう混合こんごう和わ匹ひき配はい，以最佳けい化か功こう耗和性能せいのう（例れい如匹配はいmultiple dice 從したがえpower process corner 的てき移動いどう應用おうよう程ほど序じょ）。

優ゆう點てん[编辑]

傳統でんとう的てき半導體はんどうたい芯しん片へん擴展信號しんごう的てき傳播でんぱ速度そくど也提高だか了りょう。然しか而，縮ちぢみ放ひ比例ひれい從したがえ目前もくぜん的てき製造せいぞう和わ芯しん片へん設計せっけい技術ぎじゅつ已やめ變へん得どく更さら加か困難こんなん，部分ぶぶん原因げんいん是ぜ由よし於功率りつ密度みつど的てき限きり制せい，部分ぶぶん是ぜ因いん為ため互連不變ふへん得どく更さら快かい，而晶體からだ管かん[8] 3-D集成しゅうせい的てき電路でんろ提出ていしゅつ了りょう發明はつめい來らい解決かいけつ堆うずたか疊たたみ2-D的てき模も具ぐ和わ連接れんせつ他た們的第だい3維度的てき縮ちぢみ放ひ挑戰ちょうせん。這有望ゆうぼう加か快かい分ぶん層そう芯しん片へん之の間あいだ的てき通信つうしん，而平面めん佈局。[9]在ざい3D IC技術ぎじゅつ中有ちゅうう許多きょた顯著けんちょ的てき利益りえき，包括ほうかつ：

腳印(footprint)
更さら多た的てき功こう能のう融とおる入にゅう一いち個こ狹小きょうしょう的てき空間くうかん。使つかい新しん一代いちだい的てき裝置そうち(device)更さら小しょう但ただし功こう能のう更さら強大きょうだい。
成本なりもと
分ぶん區く成なる多た個こ較小的てきdice與あずか3D堆うずたか疊たたみ芯しん片へん可か以提高だか產さん量りょう，降くだ低てい製造せいぞう成本なりもと。[10][11]
異質いしつ（Heterogeneous）集成しゅうせい
電路でんろ層そう可か以建立こんりゅう在ざい不同ふどう的てき過程かてい，甚至不同ふどう類型るいけい的てき晶あきら圓上えんじょう。 這意味あじ著ちょ，組くみ件けん可か以進行しんこう優ゆう化か，此外，與あずか不ふ相あい容よう的てき製造せいぞう組ぐみ件けん可か以結合けつごう在ざい一個單一的三維集成電路。[12]
更さら短たん的てき內部連ぶれん線せん
平均へいきん線せん長ちょう會かい減少げんしょう，研究けんきゅう指出さしで通常つうじょう減少げんしょう了りょう10％-15％。這種減少げんしょう主ぬし來らい自じ於原本ほん較長的てき內部連ぶれん線せん，而這些較長ちょう的てき內部連ぶれん線せん通常つうじょう意味いみ著ちょ更さら大量たいりょう的てき延のべ遲おそ。同時どうじ有ゆう鑑かん於3D導線どうせん相しょう較於一般導線具有更高的電容，加減かげん之の下しも電路でんろ延のべ遲おそ不ふ一定いってい增加ぞうか或ある減少げんしょう。
功こう率りつ
保持ほじ信號しんごう在ざい晶あきら片へん（on-chip）上じょう可か以減少げんしょう功こう耗 10-100倍ばい。[13]而更短たん的てき電線でんせん也能降くだ低てい功こう耗，減少げんしょう寄生きせい電でん容よう。[14]使つかい功こう率りつ預あずか算さん減少げんしょう進しん而減少げんしょう產さん生せい的てき熱量ねつりょう，延長えんちょう電池でんち壽命じゅみょう，具有ぐゆう較低的てき操作そうさ成本なりもと。
電路でんろ安全あんぜん
堆うずたか疊たたみ結構けっこう的てき複雜ふくざつ性せい與あずか嘗試反はん向こう工程こうてい的てき電路でんろ。敏感びんかん電路でんろ（Sensitive circuits）也以這樣的てき方式ほうしき被ひ劃分，以掩蓋えんがい的てき每まい一層いっそう的てき功こう能のう。[15]
帶おび寬ひろし
3D 積せき體たい電路でんろ允許いんきょ大量たいりょう異質いしつ晶あきら片かた進行しんこう層そう與あずか層そう之の間あいだ的てき垂直すいちょく貼は合ごう。這允許いんきょ在ざい不同ふどう層そう中ちゅう的てき功こう能のう塊かたまり之の間あいだ的てき寬ひろし帶たい總そう線せん建設けんせつ。一個典型的例子將是一個處理器結合內存(processor+memory)的てき三さん維堆疊たたみ，堆うずたか疊たたみ在ざい處理しょり器き的てき頂いただき部ぶ上じょう的てき超ちょう高速こうそく緩衝かんしょう存そん儲もうか器うつわ。這樣的てき安やす排はい可か以讓一個遠大於典型的128位い或ある256位い的てき高速こうそく快かい取と（cache）與あずか處理しょり器き（processor）之の間あいだ的てき匯流排はい。[16]從したがえ而減少げんしょう內存牆（memroy wall）的てき問題もんだい。[17]

挑戰ちょうせん[编辑]

因いん為ため這項技術ぎじゅつ是ぜ新しん的てき，它承載の了りょう新しん的てき挑戰ちょうせん，包括ほうかつ:

良りょう率りつ（Yield）
每まい一個額外的製造步驟將增加風險。3D IC 在ざい系統けいとう封ふう裝そう與あずか測はか試ためし的てき挑戰ちょうせん必須ひっす先さき被ひ克服こくふく，才能さいのう達たち到いた預あずか期き的てき良りょう率りつ。[18][19]
熱ねつ（Heat）
3D IC 因いん堆うずたか疊たたみ多層たそう晶あきら片かた，相そう較於2D設計せっけい，散ち熱ねつ面積めんせき減少げんしょう許多きょた，導しるべ致散熱ねつ效果こうか不ふ佳けい，容易ようい有ゆう溫度おんど偏へん高だか的てき現象げんしょう。
設計せっけい上じょう的てき複雜ふくざつ度ど（Design complexity）
想おもえ要よう真正しんせい達たち到いた3D整合せいごう的てき效果こうか，需要じゅよう複雜ふくざつ的てき設計せっけい技術ぎじゅつ與あずか新しん的てき 计算机つくえ辅助设计 工具こうぐ。[20]
缺乏けつぼう標準ひょうじゅん
基もと於TSV 的てき 3D IC 設計せっけい、製造せいぞう，和わ包裝ほうそう有ゆう幾いく個こ標準ひょうじゅん，儘管這個問題もんだい正ただし在ざい得え到いた解決かいけつ。[21][22]此外，還かえ有ゆう許多きょた技術ぎじゅつ仍在探索たんさく，例れい如via-last, via-first, via-middle;[23]內插（interposers）[24]或ある直接ちょくせつ接合せつごう（direct bonding）等とう。
建立こんりゅうTSV的てき費用ひよう
TSV 的てき gate 和わ影響えいきょう平面へいめん（impact floorplans）是ぜ比較ひかく大だい的てき。在ざい45 nm 技術ぎじゅつ節點せってん，該地區ちく的てき10μみゅーm x 10μみゅーm 的てき TSV的てき足跡あしあと約やく50 gates。[25]此外，製造せいぞう需求焊盤和わ保持ほじ區く，進しん一いち步ほ提ひさげ高だかTSV區域くいき足跡あしあと。根據こんきょ不同ふどう的てき技術ぎじゅつ選擇せんたく，TSV的てき阻擋某ぼう些子集しゅう（subset）的てき佈局資源しげん。[25]Via-first TSVs 是ぜ前ぜん金屬きんぞく製造せいぞう的てき，從したがえ而佔據よりどころ了りょう設備せつび層そう和わ放置ほうち障礙しょうがい物ぶつ。Via-last TSVs ，通過つうか芯しん片へん的てき金屬きんぞく化か和わ通どおり。因よし此，它們佔據兩個りゃんこ的てき移動いどう設備せつび和金わきん屬ぞく層そう，從したがえ而在佈局和わ佈線的てき障礙しょうがい。使用しようTSV的てき普遍ふへん預あずか期き，以減少げんしょう線せん長ちょう（wirelength），這取決けつ於矽通どおり孔あな的てき數量すうりょう和わ特とく點てん。[25]此外，芯しん片へん間あいだ的てき分割ぶんかつ影響えいきょう線せん長ちょう的てき粒つぶ度ど。通常つうじょう減げん以 moderate（20-100模も塊かたまり塊かたまり）和かずcoarse（block-level partitioning）粒つぶ度ど減げん小しょう，但ただしfine（gate-level partitioning）粒つぶ度ど增加ぞうか[25]。
測はか試ためし
為ため了りょう實現じつげん高だか的てき總そう產さん率りつ和やわ降くだ低てい成本なりもと，單獨たんどく的てき獨立どくりつ的てき管かん芯しん的てき測はか試ためし[2][19]然しか而，在ざい3D IC的てき相しょう鄰的有ゆう源げん層そう之の間あいだ的てき緊密きんみつ集成しゅうせい必須ひっす是ぜ相しょう同どう的てき電路でんろ模も塊かたまり的てき不同ふどう部分ぶぶん之の間あいだ的てき一個顯著量的互連是必不可少的。劃分到いた不同ふどう的てき晶あきら粒つぶ（dies）。
異質いしつ構成こうせい供應きょうおう鏈
在ざい不ふ均ひとし勻的集成しゅうせい系統けいとう，其中的てき一いち部分ぶぶん從したがえ一いち個こ不同ふどう的てき零れい部ぶ件けん供應きょうおう商しょう延のべ遲おそ整せい個こ產品さんぴん的てき交付こうふ延のべ遲おそ等とう延のべ遲おそ為ため每まい個こ3D-IC的てき部分ぶぶん供應きょうおう商しょう的てき收入しゅうにゅう。
缺乏けつぼう明確めいかく界かい定じょう的てき所有しょゆう權けん
目前もくぜん還かえ不ふ清楚せいそ誰だれ應おう該擁有ゆう的てき3D-IC的てき集成しゅうせい和わ封ふう裝そう/組ぐみ裝そう。

Design styles[编辑]

根據こんきょpartitioning granularity，不同ふどう的てき設計せっけい風格ふうかく可か以區分くぶん的てき。Gate-level的てき整合せいごう面めん臨多重じゅう挑戰ちょうせん，實現じつげん度ど遠とお不ふ如 block-level集成しゅうせい。[26]

Gate-level集成しゅうせい
這種風格ふうかく的てき區別くべつ在ざい多た個こdies 的てき標準ひょうじゅん單元たんげん。它可以保證ほしょうwirelength reduction和わ極大きょくだい的てき靈れい活性かっせい。然しか而，wirelength reduction可能かのう受到損害そんがい，除じょ非ひ的てき某ぼう些最小さいしょう尺寸しゃくすん的てき模も塊かたまり將はた被ひ保留ほりゅう。另一方面ほうめん，其副作用ふくさよう包括ほうかつ數量すうりょう龐大的てき必要ひつようTSV的てき互連。 這種設計せっけい風ふう格和かくわ路線ろせん需要じゅよう3D工具こうぐ，這是不可ふか用よう，但ただし。 此外，在ざい多た個こ模も具ぐ設計せっけい模も塊かたまり分ぶん區く的てき，意味いみ著ちょ它不能ふのう在ざいdie stacking 之の前ぜん被ひ充分じゅうぶん測はか試ためし。die stacking（後こう鍵かぎ合あい測はか試ためし）之これ後ご，可か以使一個單一的失敗模具幾個不錯的模具無法使用，破壞はかい了りょう產さん量りょう。這種風格ふうかく也放大だい過程かてい變化へんか的てき影響えいきょう，尤ゆう其是芯しん片へん間あいだ的てき變化へんか。事實じじつ上じょう，在ざい3D佈局可能かのう會かい產さん生せい更さら差さ，在ざい相しょう同どう的てき電路でんろ佈局2D，3D IC整合せいごう到いた原げん來き的てき承諾しょうだく背せ道どう而馳。[27] 此外，這種設計せっけい風格ふうかく需要じゅよう重じゅう新設しんせつ計けい現有げんゆう的てき知識ちしき產さん權けん，因いん為ため現有げんゆう的てきIP核かく和かずEDA工具こうぐ不ふ提供ていきょう3D集成しゅうせい。
Block-level集成しゅうせい
這種風格ふうかく賦ふ予よ整せい個こ獨立どくりつ的てきdies 設計せっけい模も塊かたまり。設計せっけい塊かたまり歸き入にゅう大だい部分ぶぶん的てき網もう表ひょう的てき連接れんせつ和わ少量しょうりょう的てき全局ぜんきょく互連是ぜ聯れん繫在一いち起おこり的てき。 因よし此，Block-level的てき整合せいごう有望ゆうぼう降くだ低ていTSV的てき開ひらき銷。先進せんしん的てき3D系統けいとう相しょう結合けつごう的てき異い構模需要じゅよう不同ふどう的てき製造せいぞう工藝こうげい，快速かいそく和わ低てい功こう耗的隨ずい機き邏輯不同ふどう的てき技術ぎじゅつ節點せってん，幾いく種類しゅるい型がた​​的てき存そん儲もうか器うつわ，模擬もぎ和わ射い頻しき電路でんろ等とう塊かたまり級きゅう別べつ的てき整合せいごう，它允許いんきょ獨立どくりつ和かず優ゆう化か生產せいさん流りゅう程ほど，從したがえ而出現しゅつげん三維集成的關鍵。此外，這種風格ふうかく有ゆう助じょ於從現有げんゆう的てき2D設計せっけい向こう3D IC設計せっけい的てき過渡かと。基本きほん上じょう，3D-aware工具こうぐ只ただ需要じゅようpartitioning 和わ熱ねつ分析ぶんせき。[28] 獨立どくりつ的てきdie 應おう使用しよう（adapted）2D工具こうぐ和わ2D blocks。這是出で於廣泛的可用性かようせい，以及可か靠もたれ的てきIP blocks。這可以更方便ほうべん地ち強制きょうせい（mandatory）TSV 置おけ入にゅうIP blocks 和わblocks 之の間あいだ的てき未み佔有空閒くうかん（unoccupied space），而不必再重おも新しん設計せっけい（redesigning）IP blocks和わ嵌入かんにゅうTSV，可か测试性せい设计是ぜIP blocks 一いち個こ重要じゅうよう的てき組成そせい部分ぶぶん，可か以使用しよう促進そくしん3D IC 的てき技術ぎじゅつ性せい測はか試ためし（facilitate testing）。此外，關せき鍵かぎ路ろ徑みち（critical paths）可か以主要よう是ぜ嵌入かんにゅう在ざい2D塊かたまり，這限制せい了りょうTSV和製わせい造成ぞうせい品ひん率りつ上じょう的てき管かん芯しん間あいだ的てき變化へんか（inter-die variation）的てき影響えいきょう。最後さいご，先進せんしん的てき芯しん片へん設計せっけい通常つうじょう要求ようきゅう工程こうてい改あらため变命令めいれい。限きり制せい成本なりもと，限きり制せい這種變化へんか的てき影響えいきょう，單一たんいつ的てきdies是ぜ必不可ふか少しょう的てき。

模擬もぎ器き[编辑]

IntSim是ぜ一いち個こ開放かいほう源げん碼的CADきゃど工具こうぐ來らい模擬もぎ2D和わ3D-IC產品さんぴん。它可用よう於預測はか2D/3D芯しん片へん的てき電源でんげん，芯しん片へん尺寸しゃくすん的てき金屬きんぞく含量和わ最さい佳けい大小だいしょう的てき金屬きんぞく含量不同ふどう的てき技術ぎじゅつ和わ設計せっけい參さん數すう的てき基礎きそ上じょう[29]。用よう戶ど還かえ可か以學習がくしゅう縮ちぢみ放ひ的てき趨勢すうせい，和わ使用しようIntSim的てき優ゆう化か他た們的芯しん片へん設計せっけい。[30]

HeatWave 是ぜ商業しょうぎょう用途ようと的てき CADきゃど tool 用よう於模擬もぎ whole-chip 在ざい裝置そうち層そう級きゅう降くだ溫ぬる.[31] 輸入ゆにゅう包括ほうかつ佈局數すう據よりどころ和わ電源でんげん數すう據よりどころ輸出ゆしゅつ包括ほうかつ一いち個こ3D thermal map 和わ表ひょう格かく合ごう適てき的てき溫度おんど數すう據よりどころ的てき註釋ちゅうしゃく設備せつび溫度おんど數すう據よりどころ轉換てんかん成なり電路でんろ模擬もぎ器き。[32] 熱ねつ浪なみ已やめ使用しよう大量たいりょう3D-IC的てき研究けんきゅう小しょう組ぐみ準じゅん確かく地ち模擬もぎ測はか試ためし芯しん片へん的てき溫度おんど。[33][34][35][36]

注釋ちゅうしゃく[编辑]

  1. ^ B. Black, D. Nelson, C. Webb, and N. Samra, "3D Processing Technology and Its Impact on iA32 Microprocessors", in Proc. of Int. Conf. on Computer Design, pp. 316-318, 2004.
  2. ^ 2.0 2.1 S. Borkar, "3D integration for energy efficient system design", in Proc. Design Autom. Conf., 2011, pp. 214–219.
  3. ^ Seguin, Steve. "World's First Stacked 3D Processor Created". September 16, 2008
  4. ^ Science Daily. "3-D Computer Processor: 'Rochester Cube' Points Way To More Powerful Chip Designs". September 17, 2008. [2012-10-29]. （原始げんし内容ないよう存そん档于2021-03-08）. 
  5. ^ 3D-MAPS project webpage at Georgia Tech 存そん档副本ふくほん. [2012-04-02]. （原始げんし内容ないよう存そん档于2015-03-08）. 
  6. ^ D.Y. Chen, W. Chiou, M.F. Chen, T. Wang, K. Ching, H. Tu, W.J. Wu, C. Yu, K. Yang, H.B. Chang, M. Tseng, C.W. Hsiao, Y.J. Lu, H.P. Hu, Y.C. Lin, C. Hsu, W. Shue, C. Yu. Enabling 3D-IC foundry technologies for 28 nm node and beyond: through-silicon-via integration with high throughput die-to-wafer stacking. [2021-08-09]. （原始げんし内容ないよう存そん档于2021-11-22）. 
  7. ^ Real World Technologies. "3D Integration: A Revolution in Design". May 2, 2007. http://realworldtech.com/page.cfm?ArticleID=RWT050207213241&p=6 （页面存そん档备份，存そん于互联网档案あん馆）
  8. ^ Developer, Shed. "3D Processors, Stacking Core". September 20, 2005. http://www.devhardware.com/c/a/Computer-Processors/3D-Processor-Technology/ （页面存そん档备份，存そん于互联网档案あん馆）,
  9. ^ Developer, Shed. "3D Processors, Stacking Core". September 20, 2005. http://www.devhardware.com/c/a/Computer-Processors/3D-Processor-Technology/1/ （页面存そん档备份，存そん于互联网档案あん馆）
  10. ^ Xiangyu Dong and Yuan Xie, "System-level Cost Analysis and Design Exploration for 3D ICs", Proc. of Asia and South Pacific Design Automation Conference, 2009, 存そん档副本ふくほん. [2010-05-20]. （原始げんし内容ないよう存そん档于2010-04-24）. 
  11. ^ "3D IC Technology Delivers The Total Package" 存そん档副本ふくほん. [2011-01-27]. （原始げんし内容ないよう存そん档于2010-10-31）.  Electronic Design July 02, 2010
  12. ^ James J-Q Lu, Ken Rose, & Susan Vitkavage "3D Integration: Why, What, Who, When?" 存そん档副本ふくほん. [2008-01-22]. （原始げんし内容ないよう存そん档于2008-02-12）.  Future Fab Intl. Volume 23, 2007
  13. ^ William J. Dally, "Future Directions for On-Chip Interconnection Networks" page 17, http://www.ece.ucdavis.edu/~ocin06/talks/dally.pdf （页面存そん档备份，存そん于互联网档案あん馆） Computer Systems Laboratory Stanford University, 2006
  14. ^ Johnson, R Colin. "3-D chip stacks standardized". July 10, 2008. http://www.eetimes.com/electronics-news/4077835/3-D-chip-stacks-standardized （页面存そん档备份，存そん于互联网档案あん馆）
  15. ^ "3D-ICs and Integrated Circuit Security" http://www.tezzaron.com/about/papers/3D-ICs_and_Integrated_Circuit_Security.pdf （页面存そん档备份，存そん于互联网档案あん馆） Tezzaron Semiconductor, 2008
  16. ^ Dong Hyuk Woo, Nak Hee Seong, Dean L. Lewis, and Hsien-Hsin S. Lee. "An Optimized 3D-Stacked Memory Architecture by Exploiting Excessive, High-Density TSV Bandwidth". In Proceedings of the 16th International Symposium on High-Performance Computer Architecture, pp.429-440, Bangalore, India, January, 2010.
  17. ^ "Predicting the Performance of a 3D Processor-Memory Chip Stack" Jacob, P., McDonald, J.F. et al.Design & Test of Computers, IEEE Volume 22, Issue 6, Nov.–Dec. 2005 Page(s):540–547
  18. ^ Robert Patti, "Impact of Wafer-Level 3D Stacking on the Yield of ICs". Future Fab Intl. Volume 23, 2007. [2012-10-29]. （原始げんし内容ないよう存そん档于2014-05-17）. 
  19. ^ 19.0 19.1 Hsien-Hsin S. Lee and Krishnendu Chakrabarty, "Test challenges for 3D integrated circuits", IEEE Design and Test of Computers, Special issue on 3D IC Design and Test, vol. 26, no. 5, pp. 26–35, Sep/Oct 2009
  20. ^ http://www.eetasia.com/ART_8800485666_480300_NT_fcb98510.HTM （页面存そん档备份，存そん于互联网档案あん馆） "EDA's big three unready for 3D chip packaging". EE Times Asia, October 25, 2007]
  21. ^ "3-D chip stacks standardized". EE Times November 7, 2008. [2012-10-29]. （原始げんし内容ないよう存そん档于2012-09-30）. 
  22. ^ "SEMI International Standards Program Forms 3D Stacked IC Standards Committee". SEMI press release December 7, 2010. [2012-10-29]. （原始げんし内容ないよう存そん档于2014-05-17）. 
  23. ^ "ADVANCED PACKAGING: 3D TSV Technologies Scenarios: Via First or Via Last? 2010 report". Yole report, 2010. [2012-10-29]. （原始げんし内容ないよう存そん档于2014-05-17）. 
  24. ^ 存そん档副本ふくほん. [2011-01-27]. （原始げんし内容ないよう存そん档于2011-03-14）.  "Si, glass interposers for 3D packaging: analysts' takes". Advanced Packaging August 10, 2010]
  25. ^ 25.0 25.1 25.2 25.3 D. H. Kim, S. Mukhopadhyay, S. K. Lim, "Through-silicon-via aware interconnect prediction and optimization for 3D stacked ICs", in Proc. of Int. Workshop Sys.-Level Interconn. Pred., 2009, pp. 85–92.
  26. ^ J. Knechtel, I. L. Markov, J. Lienig, "Assembling 2D Blocks into 3D Chips", in Proc. of the Int. Symp. on Physical Design, pp. 81-88, 2011
  27. ^ S. Garg, D. Marculescu, "3D-GCP: An analytical model for the impact of process variations on the critical path delay distribution of 3D ICs", in Proc. Int. Symp. Quality Electron. Des., 2009, pp. 147–155
  28. ^ L. K. Scheffer, "CADきゃど implications of new interconnect technologies", in Proc. Design Autom. Conf., 2007, pp. 576–581.
  29. ^ 存そん档副本ふくほん. [2012-10-29]. （原始げんし内容ないよう存そん档于2012-10-05）. 
  30. ^ 存そん档副本ふくほん. [2012-10-29]. （原始げんし内容ないよう存そん档于2020-09-28）. 
  31. ^ 存そん档副本ふくほん. [2012-10-29]. （原始げんし内容ないよう存そん档于2014-08-14）. 
  32. ^ 存そん档副本ふくほん. [2012-10-29]. （原始げんし内容ないよう存そん档于2014-08-14）. 
  33. ^ 存そん档副本ふくほん (PDF). [2021-02-10]. （原始げんし内容ないよう存そん档 (PDF)于2012-05-23）. 
  34. ^ 存そん档副本ふくほん (PDF). [2012-10-29]. （原始げんし内容ないよう存そん档 (PDF)于2012-05-23）. 
  35. ^ 存そん档副本ふくほん (PDF). [2012-10-29]. （原始げんし内容ないよう存そん档 (PDF)于2013-09-23）. 
  36. ^ 存そん档副本ふくほん (PDF). [2012-10-29]. （原始げんし内容ないよう存そん档 (PDF)于2012-05-23）. 
取と自じ“https://zh.wikipedia.org/w/index.php?title=三さん維晶片へん&oldid=80466933”