FinFET

FinFET（Fin Field-Effect Transistor）とは、ゲートがチャネルの2面めん、3面めん、4面めんまたはチャネルを包つつむように位置いちしダブルゲート構造こうぞうを形成けいせいしている基板きばん上じょうに作つくられたMOSFETである。FinFETと呼よばれる理由りゆうは、ソース/ドレイン領域りょういきがシリコン表面ひょうめんでフィンを形成けいせいするためである。FinFETデバイスは主流しゅりゅうのCMOSよりもかなり速はやいスイッチング時間じかんと高たかい電流でんりゅう密度みつどを持もつ。

FinFETという用語ようごは、SOI基板きばん上じょうに構築こうちくされた非ひプレーナー型がたダブルゲートトランジスタ^[1]を表現ひょうげんするために、2001年ねんにカリフォルニア大学だいがくバークレー校こうの研究けんきゅう者しゃであるChenming Hu（英語えいご版ばん）、Tsu-Jae King Liu（英語えいご版ばん）、Jeffrey Bokor（英語えいご版ばん）らによって作つくられた。このトランジスタは、以前いぜんのDELTA（シングルゲート）トランジスタデザイン^[2]^[3]^[4]に基もとづいていた。

FinFETトランジスタは5nmのゲート厚あつさと50nm以下いかのゲート幅はばを持もつことができ、28nmチップで応用おうようされると想定そうていされている。FinFET技術ぎじゅつは、AMD、NVIDIA^[5]、IBM、ARM、Motorolaと学術がくじゅつ研究けんきゅう機関きかんによって追求ついきゅうされている。

産業さんぎょう界かいでは2002年ねんのTSMCによる0.7Vで動作どうさする25nmトランジスタが最初さいしょである。「Omega FinFET」デザインは、ギリシャ文字もじの「オメガ」と、ソース/ドレイン構造こうぞうを包つつむゲートの形状けいじょうとの類似るいじ性せいから名付なづけられたもので、ゲートディレイはN型がたトランジスタで0.39ピコ秒びょう、P型がたで0.88ピコ秒びょうとなっている。

ゲートが3面めんからチャネルを囲かこむインテルのトライゲートトランジスタは、プレーナー型がたよりゲートディレイが小ちいさく、高たかい性能せいのうを可能かのうにした^[6]^[7]。

最初さいしょのFinFETトランジスタのタイプは「DEpleted Lean-channel TrAnsistor」または「DELTAトランジスタ」として知しられた。DELTAトランジスタを扱あつかった論文ろんぶんは1990年代ねんだい始はじめに最初さいしょに出版しゅっぱんされた。このトランジスタのゲートは半導体はんどうたいチャネルのフィンを被覆ひふくしたり、またトップとサイドの両方りょうほうあるいはサイドのみに電気でんき的てきに接触せっしょくさせたりすることができる。前者ぜんしゃ（トップとサイド）を「トライゲートトランジスタ」、後者こうしゃ（サイドのみ）を「ダブルゲートトランジスタ」と呼よぶ。ダブルゲートトランジスタは各かく端はしを2つの異ことなる端子たんしまたは接点せってんに接続せつぞくさせることが任意にんいに可能かのうとなっている。このバリエーションを「スプリットトランジスタ」と呼よぶ。これにより、より繊細せんさいなトランジスタの動作どうさ制御せいぎょが可能かのうとなる。

発明はつめい特とく願ねがい昭あきら63-104862

参考さんこう文献ぶんけん

^ Xuejue Huang; Wen-Chin Lee; Kuo, C. et al. (May 2001). “Sub-50 nm P-channel FinFET”. IEEE Transactions on Electron Devices 48 (5): 880–886. doi:10.1109/16.918235.
^ Hisamoto, D.; Kaga, T.; Takeda, E. (June 1991). “Impact of the vertical SOI 'DELTA' structure on planar device technology”. IEEE Transactions on Electron Devices 38 (6): 1419–1424. doi:10.1109/16.81634. オリジナルの2016-12-01時点じてんにおけるアーカイブ。.
^ Hisamoto, D. et al. (1991) "Impact of the vertical SOI 'Delta' Structure on Planar Device Technology" IEEE Trans. Electron. Dev. 41 p. 745.
^ Chenming Hu; Bokor, J. et al. (December 2000). “FinFET-a self-aligned double-gate MOSFET scalable to 20 nm”. IEEE Transactions on Electron Devices 47 (12): 2320–2325. doi:10.1109/16.887014.
^ NVidia Pascal Microarchitecture
^ Bohr, Mark (2011年ねん5月がつ). “Intel's Revolutionary 22 nm Transistor Technology”. intel.com. 2018年ねん4月がつ18日にち閲覧えつらん。
^ Grabham, Dan (2011年ねん5月がつ6日にち). “Intel's Tri-Gate transistors: everything you need to know” (英語えいご). TechRadar 2018年ねん4月がつ19日にち閲覧えつらん。

[1] Xuejue Huang; Wen-Chin Lee; Kuo, C. et al. (May 2001). “Sub-50 nm P-channel FinFET”. IEEE Transactions on Electron Devices 48 (5): 880–886. doi:10.1109/16.918235.

[2] Hisamoto, D.; Kaga, T.; Takeda, E. (June 1991). “Impact of the vertical SOI 'DELTA' structure on planar device technology”. IEEE Transactions on Electron Devices 38 (6): 1419–1424. doi:10.1109/16.81634. オリジナルの2016-12-01時点じてんにおけるアーカイブ。.

[3] Hisamoto, D. et al. (1991) "Impact of the vertical SOI 'Delta' Structure on Planar Device Technology" IEEE Trans. Electron. Dev. 41 p. 745.

[4] Chenming Hu; Bokor, J. et al. (December 2000). “FinFET-a self-aligned double-gate MOSFET scalable to 20 nm”. IEEE Transactions on Electron Devices 47 (12): 2320–2325. doi:10.1109/16.887014.

[Pascal-5] NVidia Pascal Microarchitecture

[6] Bohr, Mark (2011年ねん5月がつ). “Intel's Revolutionary 22 nm Transistor Technology”. intel.com. 2018年ねん4月がつ18日にち閲覧えつらん。

[7] Grabham, Dan (2011年ねん5月がつ6日にち). “Intel's Tri-Gate transistors: everything you need to know” (英語えいご). TechRadar 2018年ねん4月がつ19日にち閲覧えつらん。

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