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Compute Express Link

出典しゅってん: フリー百科ひゃっか事典じてん『ウィキペディア（Wikipedia）』
Compute Express Link
開発かいはつ年ねん 2019年ねん (5年ねん前まえ) (2019)
速度そくど Full duplex
1.x, 2.x (32 GT/s（英語えいご版ばん）):
  • 3.938 GB/s (×1)
  • 63.015 GB/s (×16)

3.0 (64 GT/s): 7.563 GB/s (×1)

121.0 GB/s (×16)
外部がいぶリンク www.computeexpresslink.org

Compute Express Link（CXL）は、高性能こうせいのうなデータセンターコンピューター向むけに設計せっけいされた、CPU-デバイス間あいだおよびCPU-メモリ間あいだを高速こうそくに接続せつぞくするためのオープンスタンダードである[1][2][3][4]。

CXLは、PCI Express（PCIe）の物理ぶつり的てき・電気でんき的てきインターフェイス上じょうに構築こうちくされており、PCIeベースのブロック入出力にゅうしゅつりょくプロトコル（CXL.io）、システムメモリ（CXL.cache）およびデバイスメモリ（英語えいご版ばん）（CXL.mem）にアクセスするための新あたらしいキャッシュコヒーレントプロトコルから構成こうせいされる。

歴史れきし

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この標準ひょうじゅんは、主おもにIntelによって開発かいはつされた。CXL Consortiumは、2019年ねん3月がつにAlibaba Group、Cisco、Dell EMC、Facebook、Google、HewlettPackard Enterprise（HPE）、Huawei、Intel、Microsoftからなる創設そうせつメンバーによって立たち上あげられ[5][6]、2019年ねん9月がつに正式せいしきに設立せつりつされた[7]。2022年ねん1月がつの時点じてんで、取締役とりしまりやく会かいの創設そうせつ者しゃにAMD、NVidia、Samsung、Xilinxが加くわわり、contributing memberとしてARM、Broadcom、Ericsson、IBM、Keysight、Kioxia、Marvell、Mellanox（英語えいご版ばん）、Microchip、Micron、Oracle、Qualcomm、Rambus、Renesas、Seagate、SK Hynix、Synopsys、WesternDigitalなどが参加さんかした[8][9]。業界ぎょうかいパートナーには、PCI-SIG（英語えいご版ばん）[10]、Gen-Z（英語えいご版ばん）[11]、SNIA[12]、DMTFが参加さんかしている[13]。

2020年ねん4月がつ2日にち、Compute Express LinkとGen-Zコンソーシアムは、両者りょうしゃのテクノロジー間あいだの相互そうご運用うんよう性せいを実装じっそうする計画けいかくを発表はっぴょうし[14][15]、最初さいしょの成果せいかが2021年ねん1月がつに発表はっぴょうされた[16]。2021年ねん11月がつ10日とおか、単一たんいつの業界ぎょうかい標準ひょうじゅんの開発かいはつに注力ちゅうりょくするため、Gen-Zの仕様しようと資産しさんがCXLに移管いかんされた[17]。この発表はっぴょうの時点じてんで、Gen-Zメンバーの70％はすでにCXLコンソーシアムに参加さんかしていた。このコンソーシアムに参加さんかしていた企業きぎょうには、OpenCAPI（英語えいご版ばん）（IBM）、CCIX（英語えいご版ばん）（Xilinx）、Gen-Z（HPE）オープンスタンダードなどのメモリコヒーレント相互そうご接続せつぞくテクノロジー、プロプライエタリのInfiniBand/RoCE（英語えいご版ばん）（Mellanox）、Infinity Fabric（AMD）、Omni-Path（英語えいご版ばん）およびQuickPath/Ultra Path（英語えいご版ばん）（Intel）、NVLink/NVSwitch（Nvidia）プロトコルの背後はいごにある企業きぎょうがある[18][19]。

仕様しよう

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2019年ねん3月がつ11日にち、PCIe 5.0をベースにしたCXL Specification 1.0が公開こうかいされた[6]。この仕様しようにより、ホストCPUは、キャッシュコヒーレントプロトコルを使用しようして、アクセラレータデバイス上じょうの共有きょうゆうメモリにアクセスできるようになった。 CXL Specification 1.1は、2019年ねん6月がつに公開こうかいされた。

2020年ねん11月がつ10日とおか、CXL Specification 2.0が公開こうかいされた。新あたらしいバージョンでは、CXLスイッチングのサポートが追加ついかされ、分散ぶんさん共有きょうゆうメモリおよびdisaggregated storage（英語えいご版ばん）構成こうせいで、複数ふくすうのCXL1.xおよび2.0デバイスをCXL2.0ホストプロセッサに接続せつぞくしたり、各かくデバイスを複数ふくすうのホストプロセッサにプールしたりできるようになった。また、デバイス整合せいごう性せいとデータ暗号あんごう化かも実装じっそうしている[20]。CXL 2.0は引ひき続つづきPCIe 5.0 PHYを使用しようするため、CXL 1.xからの帯域たいいき幅はばの増加ぞうかはない。

次つぎのバージョンのCXL仕様しようは2022年ねん上半期かみはんきに予定よていされており、PCIe 6.0 PHYをベースとしたものになる予定よていである[19][21]。

実装じっそう

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2019年ねん4月がつ2日にち、IntelはCXLを搭載とうさいしたAgilex FPGAファミリを発表はっぴょうした[22]。

2021年ねん5月がつ11日にち、Samsungは128 GByte DDR5ベースのメモリ拡張かくちょうモジュールを発表はっぴょうした。これを利用りようすると、データセンターや潜在せんざい的てきな次世代じせだいのPCに適てきした、テラバイトレベルのメモリ拡張かくちょうが可能かのうになる[23]。2022年ねん5月がつ10日とおかには、プロプライエタリなメモリコントローラーを利用りようした、更新こうしん版ばんの512 GByteバージョンがリリースされた[24]。

2021年ねんには、IntelのSapphire Rapidsプロセッサ[25]、AMDのZen 4 EPYC「Genoa」および「Bergamo」プロセッサでのCXL1.1のサポートが発表はっぴょうされた[26]。

CXLデバイスは、Intel[27]、Astera、Rambus、Synopsys、Samsung、Teledyne LeCroyなどにより、SC21 Conferenceで展示てんじされた[28][29][30]。

2023年ねん8月がつ7日にち(米国べいこく時間じかん)、マイクロンがサンプル出荷しゅっかを開始かいし[31]。

プロトコル

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CXLの標準ひょうじゅんでは、3種類しゅるいの独立どくりつしたプロトコルが定義ていぎされている[32][20]。

  • CXL.io - いくつかの拡張かくちょう機能きのうを備そなえたPCIe 5.0に基もとづいており、コンフィギュレーション、リンクの初期しょき化かと管理かんり、デバイスの検出けんしゅつと列挙れっきょ、割わり込こみ、DMA、非ひコヒーレントなロード/ストアを使用しようしたレジスタI/Oアクセスを提供ていきょうする。
  • CXL.cache - 周辺しゅうへん機器ききが低てい遅延ちえんのリクエスト/レスポンスインターフェイスでホストCPUメモリにコヒーレントにアクセス・キャッシュできるようにする。
  • CXL.mem - ホストCPUが、揮発きはつ性せい（RAM）ストレージと永続えいぞく的てきな不揮発ふきはつ性せい（フラッシュメモリ）ストレージ両方りょうほうのロード/ストアコマンドを使用しようして、キャッシュされたデバイスメモリにコヒーレントにアクセスできるようにする。

CXL.cacheとCXL.memプロトコルは、CXL.ioプロトコルリンクとトランザクションレイヤーとは別べつの共通きょうつうのリンク/トランザクションレイヤーで動作どうさする。これらのプロトコル/レイヤーは、Arbitration and Multiplexing（ARB/MUX）ブロックによって多重たじゅう化かされてから、4つの16バイトデータslotsと2バイトの巡回じゅんかい冗長じょうちょう検査けんさ（CRC）値ちからなる固定こてい幅はば528ビット（66バイト）のフロー制御せいぎょユニット（英語えいご版ばん）（Flow Control Unit、FLIT）ブロックを使用しようして標準ひょうじゅんのPCIe 5.0 PHYで転送てんそうされる[32]。CXL FLITは、PCIe標準ひょうじゅんのトランザクション層そうパケット（TLP）とデータリンク層そうパケット（DLLP）データを可変かへんフレームサイズ形式けいしきでカプセル化かする[33][34]。

デバイスタイプ

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CXLは、次つぎの3種類しゅるいの主要しゅようなデバイスタイプをサポートするように設計せっけいされている[20]。

  • Type 1（CXL.io、CXL.cache）- ローカルメモリのない特殊とくしゅなアクセラレータ（スマートNICなど）。このタイプのデバイスは、ホストCPUメモリへのコヒーレントアクセスに依存いぞんしている。
  • Type 2（CXL.io、CXL.cache、CXL.mem）- 高性能こうせいのうGDDRやHBMローカルメモリを備そなえた汎用はんようアクセラレータ（GPU、ASIC、FPGA）。このタイプのデバイスは、ホストCPUのメモリにコヒーレントにアクセスしたり、ホストCPUからデバイスのローカルメモリへのコヒーレントまたは非ひコヒーレントアクセスを提供ていきょうできる。
  • Type 3（CXL.io、CXL.mem）- メモリ拡張かくちょうボードやストレージクラスメモリ。このタイプのデバイスは、ホストCPUにローカルのDRAMや不揮発ふきはつ性せいストレージへの低てい遅延ちえんアクセスを提供ていきょうする。

Type 2のデバイスは、デバイスドライバーが管理かんりする2つのメモリコヒーレンスモードを実装じっそうする。デバイスバイアスモードでは、デバイスはローカルメモリに直接ちょくせつアクセスし、CPUによるキャッシュは実行じっこうされない。ホストバイアスモードでは、ホストCPUのキャッシュコントローラーがデバイスメモリへのすべてのアクセスを処理しょりする。コヒーレンスモードは、4 KBページごとに個別こべつに設定せっていでき、Type 2のデバイスのローカルメモリの変換へんかんテーブルに保存ほぞんされる。他たのCPU間あいだメモリコヒーレンシプロトコルとは異ことなり、この配置はいちでは、ホストCPUメモリコントローラがキャッシュエージェントを実装じっそうするだけで済すむ。このような非対称ひたいしょう的てきなアプローチにより、実装じっそうの複雑ふくざつさが軽減けいげんされ、待まち時間じかんが短縮たんしゅくされる[32]。

関連かんれん項目こうもく

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出典しゅってん

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  1. ^ “ABOUT CXL” (英語えいご). Compute Express Link. 2019年ねん8月がつ9日にち閲覧えつらん。
  2. ^ “Synopsys Delivers Industry's First Compute Express Link (CXL) IP Solution for Breakthrough Performance in Data-Intensive SoCs”. finance.yahoo.com. Yahoo! Finance. 2019年ねん11月9日にち閲覧えつらん。
  3. ^ “A Milestone in Moving Data”. Intel Newsroom. Intel. 2019年ねん11月9日にち閲覧えつらん。
  4. ^ “Compute Express Link Consortium (CXL) Officially Incorporates; Announces Expanded Board of Directors” (英語えいご). www.businesswire.com. Business Wire (2019年ねん9月がつ17日にち). 2019年ねん11月9日にち閲覧えつらん。
  5. ^ Comment. Intel, Google and others join forces for CXL interconnect www.datacenterdynamics.com.
  6. ^ a b Cutress. “CXL Specification 1.0 Released: New Industry High-Speed Interconnect From Intel”. Anandtech. 2019年ねん8月がつ9日にち閲覧えつらん。
  7. ^ “Compute Express Link Consortium (CXL) Officially Incorporates; Announces Expanded Board of Directors”. www.businesswire.com (September 17, 2019). 2022年ねん7月がつ29日にち閲覧えつらん。
  8. ^ “Compute Express Link: Our Members”. CXL Consortium (2020年ねん). 2020年ねん9月がつ25日にち閲覧えつらん。
  9. ^ Papermaster (July 18, 2019). “AMD Joins Consortia to Advance CXL, a New High-Speed Interconnect for Breakthrough Performance”. Community.AMD. 2020年ねん9月がつ25日にち閲覧えつらん。
  10. ^ “CXL™ Consortium and PCI-SIG® Announce Marketing MOU Agreement” (23 September 2021). 2022年ねん7月がつ31日にち閲覧えつらん。
  11. ^ “Industry Liaisons”. 2022年ねん7月がつ31日にち閲覧えつらん。
  12. ^ “SNIA and CXL™ Consortium Form Strategic Alliance” (3 November 2020). 2022年ねん7月がつ31日にち閲覧えつらん。
  13. ^ “DMTF and CXL™ Consortium Establish Work Register” (14 April 2020). 2022年ねん7月がつ31日にち閲覧えつらん。
  14. ^ “CXL Consortium and Gen-Z Consortium Announce MOU Agreement”. Beaverton, Oregon. (April 2, 2020). https://b373eaf2-67af-4a29-b28c-3aae9e644f30.filesusr.com/ugd/0c1418_efb1cff3f41d486ea85d50ec638ea715.pdf September 25, 2020閲覧えつらん。 
  15. ^ “CXL Consortium and Gen-Z Consortium Announce MOU Agreement”. (April 2, 2020). https://genzconsortium.org/cxl-consortium-and-gen-z-consortium-announce-mou-agreement/ April 11, 2020閲覧えつらん。 
  16. ^ “CXL™ Consortium and Gen-Z Consortium™ MoU Update: A Path to Protocol” (24 June 2021). 2022年ねん7月がつ31日にち閲覧えつらん。
  17. ^ Consortium (November 10, 2021). “Exploring the Future”. Compute Express Link. 2022年ねん7月がつ31日にち閲覧えつらん。
  18. ^ Morgan (November 23, 2021). “Finally, A Coherent Interconnect Strategy: CXL Absorbs Gen-Z”. The Next Platform. 2022年ねん7月がつ31日にち閲覧えつらん。
  19. ^ a b Leopold, George (2021年ねん12月9日にち). “CXL Will Absorb Gen-Z”. EETimes. 2022年ねん7月がつ31日にち閲覧えつらん。
  20. ^ a b c “Compute Express Link (CXL): All you need to know”. Rambus. 2022年ねん7月がつ31日にち閲覧えつらん。
  21. ^ “Rambus in two deals for datacentre interface eeNews Europe” (16 June 2021). 2022年ねん7月がつ31日にち閲覧えつらん。
  22. ^ “How do the new Intel Agilex FPGA family and the CXL coherent interconnect fabric intersect?” (英語えいご). PSG@Intel (2019年ねん5月がつ3日にち). 2019年ねん8月がつ9日にち閲覧えつらん。
  23. ^ “Samsung Unveils Industry-First Memory Module Incorporating New CXL Interconnect Standard” (英語えいご). Samsung (2021年ねん5月がつ11日にち). 2021年ねん5月がつ11日にち閲覧えつらん。
  24. ^ “Samsung Electronics Introduces Industry's First 512GB CXL Memory Module”. 2022年ねん7月がつ31日にち閲覧えつらん。
  25. ^ “Intel Architecture Day 2021”. Intel. 2022年ねん7月がつ31日にち閲覧えつらん。
  26. ^ Paul Alcorn (November 8, 2021). “AMD Unveils Zen 4 CPU Roadmap: 96-Core 5nm Genoa in 2022, 128-Core Bergamo in 2023”. Tom's Hardware. 2022年ねん7月がつ31日にち閲覧えつらん。
  27. ^ “Intel Sapphire Rapids CXL with Emmitsburg PCH Shown at SC21” (December 7, 2021). 2022年ねん7月がつ31日にち閲覧えつらん。
  28. ^ https://www.eetimes.com/cxl-put-through-its-paces/
  29. ^ “CXL Consortium Showcases First Public Demonstrations of Compute Express Link Technology at SC21”. HPCwire. 2022年ねん7月がつ31日にち閲覧えつらん。
  30. ^ Consortium (December 16, 2021). “CXL Consortium Makes a Splash at Supercomputing 2021 (SC21)”. Compute Express Link. 2022年ねん7月がつ31日にち閲覧えつらん。
  31. ^ 株式会社かぶしきがいしゃインプレス (2023年ねん8月がつ24日にち). “PCIe接続せつぞくでメモリを拡張かくちょうする「CXLメモリ」、Micronがサンプル出荷しゅっか”. PC Watch. 2023年ねん11月14日にち閲覧えつらん。
  32. ^ a b c “Compute Express Link Standard | DesignWare IP | Synopsys”. www.synopsys.com. 2022年ねん7月がつ31日にち閲覧えつらん。
  33. ^ Consortium (September 23, 2019). “Introduction to Compute Express Link (CXL): The CPU-To-Device Interconnect Breakthrough”. Compute Express Link. 2022年ねん7月がつ31日にち閲覧えつらん。
  34. ^ https://www.flashmemorysummit.com/Proceedings2019/08-07-Wednesday/20190807_CTRL-202A-1_Lender.pdf [PDFファイルの名無ななしリンク]

外部がいぶリンク

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主要しゅよう項目こうもく
コンピュータバス規格きかく
ストレージバス規格きかく
ペリフェラルバス規格きかく
オーディオ規格きかく
コンピュータバス規格きかく （ポータブル）
コンピュータバス規格きかく （組くみ込こみ）
ビークルバス
  • 補足ほそく:インタフェースのリストは通信つうしん速度そくどがおおよそ速はやい順じゅん。セクションの最後さいごに挙あげているインタフェースが最もっとも速はやい。
  • カテゴリ カテゴリ
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